Сумма 2 signed чисел разной разрядности, как описать на VHDL Опции

[maegg]

Извините, что-то запутался, может кто подскажет, как написать на VHDL суммирование двух чисел со знаком разной разрядности и конечно чтоб это все синтезировалось.

[cms]

Если числа в доп.коде (по умолчанию) и фиксированной разрядности:
Arg1(n-1 downto 0) и Arg2(m-1 downto 0), n > m

то Arg2 до разрядности n можно расширить следующим способом:

Arg2_extended <= Arg2(m-1) & Arg2(m-1) ..(n-m раз).. &Arg2(m-1) & Arg2(m-2 downto 0);

, т.е расширяете знаковы