Для LVDS и LVPECL какое питание банка должно быть?, Для Virtex 4 и 5. Опции

[Alexandr]

Вопрос элементарный, но я не сталкивался с LVDS на ПЛИС. В доке на данные чипы в разделе "Specific Guidelines for I/O Supported Standards" описано подключение, но не сказано о напряжении питания банка. Значит должно быть 3,3В по логике. Однако открыл схему отладочной платы и увидел что банк, настроенный на работу с LVDS, питается от 2,5В. Не хотелось бы ошибиться. Какое напряжение подавать на Vcco? Есть ли еще какие тонкости с питанием для работы с LVDS и LVPECL.

[DmitryR]

Для Virtex-5 - ds202, страницы 8 и 9.

[rv3dll(lex)]

подавал и на 3.3 и на 2.5 вольтовые банки - разницы не увидел. Единственное среда ЕДК 8.2и понимает в УЦФ файле lvds33 и lvds25 а 10 только lvds25 .

[Boris_TS]

Alexandr ответьте вот на какие вопросы:
1. Вам для Virtex-4 или для Virtex-5 ?
2. Укажите направление работы LVDS и LVPECL, о котором Вы хотите узнать (input или всё-таки output ?)

Вопрос вообще-то не элементарный и содержит определённое количество заморочек, на которые лучше не нарываться.

[Alexandr]

Вот спасибо. Точно в DS202 (Virtex 5) и DS302(Virtex 4 стр. 9,10) про LVDS однозначно сказано Vcco +2,5В. А вот про LVPECL не сказано о питании. Как понимать? 3,3В надо или 2,5В?
А надо мне под оба чипа. LVDS вход и выход. LVPECL только выход. Причем LVDS и LVPECL хотелось бы в один банк посадить.

[Boris_TS]

А надо мне под оба чипа. LVDS вход и выход. LVPECL только выход. Причем LVDS и LVPECL хотелось бы в один банк посадить.

А теперь ключевой вопрос, от которого зависят рекомендации и список литературы на изучение: как и для чего Вы планируется использовать LVDS и LVPECL ?

[Alexandr]

Прием данных с АЦП, обмен данными с внешним устройством

[Boris_TS]

Прием данных с АЦП, обмен данными с внешним устройством

Э-хе-хе, да что ж из Вас приходиться выпытывать, что и как Вам надо сделать (не мне, а именно Вам)... а Вы упорно молчите как партизан (как будто мне надо содрать Ваше тех. решение)...

Ну, т.к. Вам предстоит связывать ПЛИС с внешними устройствами, то внимательно поглядите какие уровни напряжений требуются именно этим устройствам (т.к. Вы их упорно не называете, то и о всяческих гадостях я рассказать не могу). Так случилось, что обычно LVPECL имеет уровни 3.3В, а Xilinx FPGA никогда не имели настоящих LVPECL выходов: во первых имеется смещение средней точки, во вторых LVPECL эмулируется на резюках, что приводит к низкому КПД такой схемы... Да и очень похоже на то, что нет никаких LVPECL выходных буферов с Xilinx FPGA, а есть LVCMOP выходы с подбором определенных выходных параметров.

В Datasheet на Virtex-4 и Vitex-5, в конце есть интересный раздельчик Revision History:
DS202 - c 11/05/07: Removed unsupported I/O standard (LVPECL_33) from Table 58 and added LVPECL_25.
DS302 - с 12/11/07: Removed unsupported I/O standard (LVPECL_33) from Table 58 and added LVPECL_25.

Для Virtex-4: LVPECL_25 IBUF и LVDS_25 IBUF могут находиться в любых IO BANK для которых выполняется: Table 6-38: I/O Compatibility - Note 2: Differential inputs are powered from VCCAUX. However, pin voltage must not exceed VCCO, due to the presence of clamp diodes to VCCO. Согласно той же таблице LVPECL_25 OBUF и LVDS_25 OBUF требуют VCCO = 2.5В. Посему LVDS_25 IBUF можно затолкать и к LVCMOS_33 OBUF (VCCO = 3.3V) и к LVPECL_25 OBUF (VCCO = 2.5V).
Для Virtex-5: справедливо всё вышесказанное, но только теперь надо глядеть в Table 6-39 (I/O Compatibility).

А вот если Вам нужен полноценный LVPECL (на 3.3В), тогда Вам прийдётся либо (как мне) собирать эмуляцию LVCMOS_33 и быть готовым к неприятностям от заниженной средней точки, либо (как в тихоря рекомендует Xilinx) ставить нормальные преобразователи LVDS (настоящий, а поэтому 2.5В) в нормальный LVPECL (3.3В). Тогда у Вас все выходы станут LVDS_25, и, соответственно, отпадут все вопросы о том, чем и как их питать.

[Alexandr]

Ух ты, приятно читать знающего человека Некогда было подробнее расписывать, уж извините. Мне нужно по LVPECL тактировать АЦП ADS5474. Брать данные с нее же, но по LVDS. И уже выкидывать данные внешнему устройству тоже по LVDS (этого устройства пока у меня нет, и знаю только что надо через LVDS работать)

[DmitryR]

Мне нужно по LVPECL тактировать АЦП ADS5474.

Вы натурально глумитесь 400 MSPS ADC тактировать от ПЛИС: там джиттер в даташте нормируется фемтосекундами. Надо либо ставить ADC со встроенной PLL тогда, так ее можно будет и по LVCMOS тактировать, либо ставить внешнюю PLL, так у нее будут честные LVPECL.

[Boris_TS]

Мне нужно по LVPECL тактировать АЦП ADS5474.

Могу конечно заблуждаться, но мне кажется, что Вам не нужно именно по LVPECL тактировать АЦП ADS5474. Вам нужно тактировать ADS5474 по CLK и nCLK, чем-то с размахом от 0.5В до 5В (!). Теретически, в случае с ADS5474 можно воспользоваться LVPECL_25 OBUF и намесить рядом пачку резисторов, как нарисованно в Virtex-X Datasheet. Но Вы можете и пересчитать номиналы резисторов так, чтобы в 100Омном резисторе (лежащем на входе ADS5474) выделялось напряжение большее, чем 0.85мВ (паспортное значение LVPECL).
Грубо говоря Вы можете поставить LVCMOS_25 OBUF (или LVCMOS_33 OBUF - так common mode voltage будет поближе к внутреннему 2.4В) и поставить последовательные резисторы (назовём их R1) на эти выходы. На вход АЦП поставьте резистор (обзовём его R2). Теперь необходимо развести пату так, чтобы линии CLK и nCLK обладали волновым сопротивлением не менее 50Ом к земле и в двое большим отновительно друг-друга. Волновое сопротивление отновительно друг-друга обзовём Z0. Тогда R2 = Z0, А R1 = R2/2 - Rx, где Rx - сопротивление OBUF, которые Вы будете использовать. Вот, вроде так получается... и LVPECL тут совсем ни при чем.

Брать данные с нее же, но по LVDS.

В Datasheet АЦП ADS5474 чётко написанно, что:
Differential output voltage = 350 мВ (-+30%)
Common-mode output voltage = 1.25мВ (-+10%)
А такое должно нормально воспринималься LVDS_25 IBUF. (куда, как и с чем вместе их можно запихивать я уже писал выше).

И уже выкидывать данные внешнему устройству тоже по LVDS (этого устройства пока у меня нет, и знаю только что надо через LVDS работать)

Наверное, у этого "внешнего устройства" используется стандартный LVDS, и тогда подойдут LVDS_25 OBUF.

Вы натурально глумитесь 400 MSPS ADC тактировать от ПЛИС

Да, элемент глумления определённо присутствует, ибо требования к clock для этого АЦП очень жесткие, но возможно если не использовать DCM в ПЛИС, то можно прокачать насквозь чистенький входной clock... но зачем тогда тактировать с ПЛИС ?.. С другой стороны сказано, что clock может иметь duty cycle от 40% до 60%, и в тоже время так ненавязчиво намекают, что АЦП работает по обоим фронтам и при не 50% получим дополнительную погрешность...

[DmitryR]

Да, элемент глумления определённо присутствует, ибо требования к clock для этого АЦП очень жесткие, но возможно если не использовать DCM в ПЛИС, то можно прокачать насквозь чистенький входной clock...

Без шансов, на мой взгляд: прокачка даже просто через ПЛИС сквозняком наверняка добавит если не несколько наносекунд джиттера, то несколько сотен пикосекунд, что все равно критично. Там предельный джиттер при максимальных частотах - примерно 150 фемто(!)секунд. А при минимальных частотах - 1.8 пикосекунд, что ИМНО с пропуском тактового сигнала через ПЛИС никак несовместимо.