LPC1700 User manual, О чём так долго мечтали мы все Опции

[shahr]

http://www.standardics.nxp.com/support/doc...ual.lpc17xx.pdf

upd. Если заметите какие-либо явные ошибки, неточности или отсутствие важной информации, напишите, пожалуйста, сюда и продублируйте личным сообщением. На стилистику давайте внимания не обращать.

Сообщение отредактировал shahr - Jun 8 2009, 09:35

[miv]

http://www.standardics.nxp.com/support/doc...ual.lpc17xx.pdf

Дык с 5-го числа лежит !
Кстати кто-то говорил что там таймеры 16 бит ! Я чот не увидел, вроде нормальные 32 бита ??

Сообщение отредактировал miv - Jun 8 2009, 09:34

[shahr]

Дык с 5-го числа лежит !
Кстати кто-то говорил что там таймеры 16 бит ! Я чот не увидел, вроде нормальные 32 бита ??

Это в STM32 таймеры 16 бит.

[miv]

Это в STM32 таймеры 16 бит.

А !!!! Ну наверно.

[-=Sergei=-]

http://www.standardics.nxp.com/support/doc...ual.lpc17xx.pdf

upd. Если заметите какие-либо явные ошибки, неточности или отсутствие важной информации, напишите, пожалуйста, сюда и продублируйте личным сообщением. На стилистику давайте внимания не обращать.

Ну и как всегда реклама:
Enhanced flash memory accelerator enables high-speed 100 MHz operation with zero wait states.

Расходится с делом:
Flash accesses use 5 CPU clocks. Use for up to 100 MHz CPU clock.

Теперь ждем обновленные электрические характеристики, а то на самом вкусном пока TBD стоит....

[etoja]

Не торопись.
Как говорил классик:
Всё у нас получится, Феликс Эдмундович.

[KRS]

Ну и как всегда реклама:
Enhanced flash memory accelerator enables high-speed 100 MHz operation with zero wait states.

Расходится с делом:
Flash accesses use 5 CPU clocks. Use for up to 100 MHz CPU clock.

Ничего не расходится!
Написано же акселератор позволяет!

[Mitsufan]

Ну и как всегда реклама:
Enhanced flash memory accelerator enables high-speed 100 MHz operation with zero wait states.

Расходится с делом:
Flash accesses use 5 CPU clocks. Use for up to 100 MHz CPU clock.

Теперь ждем обновленные электрические характеристики, а то на самом вкусном пока TBD стоит....

Для доступа к памяти акселератор использует 5 CPU циклов на 100 МГц, а ядру отдает без задержек...

[miv]

Ну и как всегда реклама:
Enhanced flash memory accelerator enables high-speed 100 MHz operation with zero wait states.

Расходится с делом:
Flash accesses use 5 CPU clocks. Use for up to 100 MHz CPU clock.

Теперь ждем обновленные электрические характеристики, а то на самом вкусном пока TBD стоит....

Так на сколько я понял 5 циклов это к Flash а после акселератора zero.
Т.е. если акселератор не включен то при 100 - 5 циклов доступа к инструкциям типа,
а если акселератор включён то доступ к инструкциям zero циклов. У него же там шина 128 бит.
Или чот я не понял ?

[GetSmart]

...
а если акселератор включён то доступ к инструкциям zero циклов. У него же там шина 128 бит.
Или чот я не понял ?

128 бит = 4 инструкции. Но не все инструкции однотактовые. Если хотя бы одна из инструкций будет двухтактовая то должно работать без тормозов, имхо. А вот если поставить подряд много NOP-ов, то наверное скорость упадёт до 80 MIPS.

[-=Sergei=-]

Так на сколько я понял 5 циклов это к Flash а после акселератора zero.
Т.е. если акселератор не включен то при 100 - 5 циклов доступа к инструкциям типа,
а если акселератор включён то доступ к инструкциям zero циклов. У него же там шина 128 бит.
Или чот я не понял ?

Скорость доступа к флеш по технологии 0.18 примрено 30 нс. По этому процессор может выдергивать из Флеш инструкцию (будем считать для простоты что они все 32 бита) на каждый свой цикл, только если его частота менее 33 МГц. Для того что бы процессор мог работать на большей частоте например 66 Мгц, он должен выдерхивать из флеш по две инструкции за 30 нс (флеш становится 64 битной) и в этом случае пока он выполняет первую инструкцию 15 нс и затем вторую еще 15 нс, успевают выдернуться из памяти еще две инструкции после чего все повторяется. Вот так оно и живет с нулевой задержкой. Но живет оно ровно до тех пор пока может предстказать адрес выдергиваемых на будующее инструкций. НО КАК ТОЛЬКО адрес не совпал, например витвление или прерывание, то контроллер флеша генерирует паузу по шине инструкций процессору, так как ему надо 30 нс выдернуть непредсказанные адреса.

Таким образом пока программа линейно выполняется будут честные ноль циклов задержки (у NXP Флеш 128 битная, от 4 до 8 инструкций за раз), но как только какое либо ветвление или прерывание вне этих предвыбранных адресов, получайте полностью 5 циклов дополнительной задержки при 100 МГц.

Ну а теперь для своих алгоритмов прикиньте сколько ASM инструкций занимают ваши циклы FOR ?

На моей задаче с 0 циклом задержки выполняется условно 4,7 млн. циклов, при 5 циклах задержки 8 млн циклов.

Вот и думал, что они что то придумали.... Но нет.

Хотя как я понял они SRAM смапировали в область кода, вот от туда действительно можно гнать алгоритм на всех парах.

[KRS]

128 бит = 4 инструкции. Но не все инструкции однотактовые. Если хотя бы одна из инструкций будет двухтактовая то должно работать без тормозов, имхо. А вот если поставить подряд много NOP-ов, то наверное скорость упадёт до 80 MIPS.

В THUMB2 NOP - 16 битная! так что их 8 влезет

Таким образом пока программа линейно выполняется будут честные ноль циклов задержки (у NXP Флеш 128 битная, от 4 до 8 инструкций за раз), но как только какое либо ветвление или прерывание вне этих предвыбранных адресов, получайте полностью 5 циклов дополнительной задержки при 100 МГц.

Ну а теперь для своих алгоритмов прикиньте сколько ASM инструкций занимают ваши циклы FOR ?

а ARM7 все нормально с ветвлениями было. ( кроме прерываний конечно)
Вы конкретный цикл приведите, который у вас из Flash работает медленнее чем из встроенной SRAM

[GetSmart]

В THUMB2 NOP - 16 битная! так что их 8 влезет

Да, точно. Я и забыл что там инструкции поменяли.

Но ведь можно и 32 битных однотактовых инструкций поставить более 4 штук подряд

Сообщение отредактировал GetSmart - Jun 8 2009, 11:29

[-=Sergei=-]

а ARM7 все нормально с ветвлениями было. ( кроме прерываний конечно)
Вы конкретный цикл приведите, который у вас из Flash работает медленнее чем из встроенной SRAM

unsigned char y;
unsigned int m1[256];
unsigned int m2[256];
unsigned int m3[256];

for (y=0;y<=255;y++)
m1[y] = m2[y]*m3[y];



0x080000D4 2000 MOVS r0,#0x00
0x080000D6 E00D B 0x080000F4
0x080000D8 F50D6180 ADD r1,SP,#0x400
0x080000DC F8511020 LDR r1,[r1,r0,LSL #2]
0x080000E0 466A MOV r2,sp
0x080000E2 F8522020 LDR r2,[r2,r0,LSL #2]
0x080000E6 4351 MULS r1,r2,r1
0x080000E8 F50D6200 ADD r2,SP,#0x800
0x080000EC F8421020 STR r1,[r2,r0,LSL #2]
0x080000F0 1C41 ADDS r1,r0,#1
0x080000F2 B2C8 UXTB r0,r1
0x080000F4 28FF CMP r0,#0xFF
0x080000F6 DDEF BLE 0x080000D8

На этом форе, на каждый новый цикл имеем дополнительную задержку в 5 тактов процессора при 100МГц.

С SRAM это будет выполняться в 2 раза быстрей, только если SRAM для процессора адресуем меньше чем 0x2000_0000. Тогда Cortex будет лазить за ними через I и D шины.

[KRS]

А вы на чипе реально померяли?
С помощью SysTick или у NXP там еще таймер специальный есть.

Потому что когда я исследовал ARM7. У него цикл, попроще правда, из FLASH работал быстрее чем из SRAM встроенной.

Сообщение отредактировал KRS - Jun 8 2009, 11:52

[GetSmart]

Потому что когда я исследовал ARM7. У него цикл, попроще правда, из FLASH работал быстрее чем из SRAM встроенной.

Врёте-с?
Это что за ARM такой и что за цикл?
Быстрее он никак в принципе не может, в пределе может догнать раму, но не перегнать.

Я имею ввиду внутреннюю раму проца.

[KRS]

Врёте-с?
Это что за ARM такой и что за цикл?
Быстрее он никак в принципе не может, в пределе может догнать раму, но не перегнать.

Я имею ввиду внутреннюю раму проца.

NXP (тогда еще Philips) что то говорил про ускорение переходов. Так то переход выполняется 2 такта, А вроде если цикл короткий (или переход) и попадал в 128 бит загруженных акселератором - выполнялся быстрее.

[-=Sergei=-]

А вы на чипе реально померяли?
С помощью SysTick или у NXP там еще таймер специальный есть.

Потому что когда я исследовал ARM7. У него цикл, попроще правда, из FLASH работал быстрее чем из SRAM встроенной.

Нет, на NXP не смотрел.

В железе смотрел на STM32 и нашем чипе.

В обычном случае, кода код во Флеш, а данные в SRAM, процессор работает бы быстрее чем когда и код и данные в SRAM из за того, что в этом случае нет конфликтов доступа в память за инструкциями и за данными. Т.е. эти доступы могут выполняться параллельно.

У NXP в области кода программ (0x0000-0x1FFF_FFFF) реализовано помимо флеш памяти еще и обычное ОЗУ (кроме того, которое выше 0x2000_0000). Если это ОЗУ проинитить кодом программы, то это позволит выполнять алгоритм гораздо быстрее, чем из флеш.
Но паять таки, если в эту память не будет конфликтов доступа за инструкциями и данными.

[KRS]

Нет, на NXP не смотрел.

В железе смотрел на STM32 и нашем чипе.

Да STM32 вообще тормознутый чип!
Один плюс маленький и дешевый.

[-=Sergei=-]

Да STM32 вообще тормознутый чип!
Один плюс маленький и дешевый.

NXP не намного быстрее будет.
Прибавка в тактовой частоте от 72 Мгц (STM32) до 100 Мгц (NXP) в производительности даст не более 10%. (Мое ИМХО, надо мерить)

[GetSmart]

NXP не намного быстрее будет.
Прибавка в тактовой частоте от 72 Мгц (STM32) до 100 Мгц (NXP) в производительности даст не более 10%. (Мое ИМХО, надо мерить)

А это почему? Если при выполнении проги из флэш нет ненужных циклов ожиданий. Вроде должно быть пропорционально, грубо на 40%. За счёт чего будут тормоза?

Разве что загрузка констант из флэш адресов будет подтормаживать, но это уже зависит от конкретной программы. Да и в простых циклах этих тормозов обычно не бывает, т.к. компилятор пытается всё сразу загрузить в регистры, ещё до первой итерации цикла. Моё ИМХО процентов на 30 NXP должен быть быстрее.

Сообщение отредактировал GetSmart - Jun 8 2009, 12:20

[-=Sergei=-]

А это почему? Если при выполнении проги из флэш нет ненужных циклов ожиданий. Вроде должно быть пропорционально, грубо на 40%. За счёт чего будут тормоза?

Опять сначала. Флеш по определению медленная память. Время доступа ~30 нс. По этому когда процессор работает на больших частотах, то контроллер флеш памяти иногда вставляет циклы ожидания для того что бы подгрузить новые данные из флеш, когда он не смог правильно предсказать предвыборку (ветвление алгоритма или прерывания).

0000 Flash accesses use 1 CPU clock. Use for up to 20 MHz CPU clock.
0001 Flash accesses use 2 CPU clocks. Use for up to 40 MHz CPU clock.
0010 Flash accesses use 3 CPU clocks. Use for up to 60 MHz CPU clock.
0011 Flash accesses use 4 CPU clocks. Use for up to 80 MHz CPU clock.
0100 Flash accesses use 5 CPU clocks. Use for up to 100 MHz CPU clock.
0101 Flash accesses use 6 CPU clocks. This “safe” setting will work under any conditions.

Таким образом, если надо что бы процессор работал на 100 Мгц. необходимо флеш акселератору установить 5 циклов на доступ в флеш. А это значит, что при непредсказанных переходах или прерываниях ядро будет остановлено на 5 циклов, пока из флеш будут извлечены новые данные.

[shahr]

NXP не намного быстрее будет.
Прибавка в тактовой частоте от 72 Мгц (STM32) до 100 Мгц (NXP) в производительности даст не более 10%. (Мое ИМХО, надо мерить)

Это сравнение на ОДИНАКОВОЙ тактовой частоте.

Сообщение отредактировал shahr - Jun 8 2009, 12:33

Эскизы прикрепленных изображений

 

[miv]

Хотя как я понял они SRAM смапировали в область кода, вот от туда действительно можно гнать алгоритм на всех парах.

Что значит смапировали ???
Это же фон-нейман !! Или нет ??
Единственно что в код не записать просто так потому что флеш.
Так и в ARM7-TDMI было !! т.е. есть
Большой плюс что в Cortex Thumb-2 декодер команд который понимает смесь Thumb и ARm инструкций

Да там не только в частоте дело !!!

Да там не только в частоте дело !!!

Опять сначала. Флеш по определению медленная память. Время доступа ~30 нс. По этому когда процессор работает на больших частотах, то контроллер флеш памяти иногда вставляет циклы ожидания для того что бы подгрузить новые данные из флеш, когда он не смог правильно предсказать предвыборку (ветвление алгоритма или прерывания).

0000 Flash accesses use 1 CPU clock. Use for up to 20 MHz CPU clock.
0001 Flash accesses use 2 CPU clocks. Use for up to 40 MHz CPU clock.
0010 Flash accesses use 3 CPU clocks. Use for up to 60 MHz CPU clock.
0011 Flash accesses use 4 CPU clocks. Use for up to 80 MHz CPU clock.
0100 Flash accesses use 5 CPU clocks. Use for up to 100 MHz CPU clock.
0101 Flash accesses use 6 CPU clocks. This “safe” setting will work under any conditions.

Таким образом, если надо что бы процессор работал на 100 Мгц. необходимо флеш акселератору установить 5 циклов на доступ в флеш. А это значит, что при непредсказанных переходах или прерываниях ядро будет остановлено на 5 циклов, пока из флеш будут извлечены новые данные.

Да это понятно !!!! что так и просиходит ))
И зачем PDF цитировать все ж наверно читали.

Сообщение отредактировал miv - Jun 8 2009, 12:31

[alexQ]

2shahr

непонятки с АЦП.

в фичах на камень (начало шита) написано 1МГц,

кой-где и кой-кто говорил про 400КГц ,

а в разделе мануала конкретно уже про ацп написано 200КГц.

В результате сколько "вешать в граммах" ????

[KRS]

Что значит смапировали ???
Это же фон-нейман !! Или нет ??

Уже нет! Это гарвард внутри есть ICODE DCODE

[GetSmart]

Опять сначала. Флеш по определению медленная память. Время доступа ~30 нс. По этому когда процессор работает на больших частотах, то контроллер флеш памяти иногда вставляет циклы ожидания для того что бы подгрузить новые данные из флеш, когда он не смог правильно предсказать предвыборку (ветвление алгоритма или прерывания).
...
Таким образом, если надо что бы процессор работал на 100 Мгц. необходимо флеш акселератору установить 5 циклов на доступ в флеш. А это значит, что при непредсказанных переходах или прерываниях ядро будет остановлено на 5 циклов, пока из флеш будут извлечены новые данные.

Теорию я знаю не хуже вас. Вы сравнили STM32 и NXP, у которых ядра одинаковые. Частота у NXP на 40% выше. Приведите конретные примеры, хотя бы текстом. Я прекрасно знаю как работает ARM7 NXP и так же могу предположить как повлияет на быстродействие увеличение тактовой и уменьшение ширины инструкции.

[shahr]

В результате сколько "вешать в граммах" ????

200kHz на текущей ревизии. 1МГц в следующей.

[KRS]

да у STM даже простой цикл из RAM работал быстрее, чем из flash ( при 72 Mhz)
а у LPC ( ARM7) одинаоковое число циклов было что из RAM что из FLASH и в ARM и в THUMB режимах, если они в кортекс впихали тот же акселератор...

плюс еще у NXP ICODE на SRAM тоже идет и SRAM два банка что еще может ускорить, особенно с DMA

[-=Sergei=-]

Это сравнение на ОДИНАКОВОЙ тактовой частоте.

Там выложены результаты тестирования LPC1768
http://www.eembc.org/home.php

Спасибо shahr за наводку.

Там тесты при частоте 72 МГц, 100 МГц (+38%) и 120 (+68) МГц
Вообщем, при приросте частоты на 38%, производительность увеличилась на от 26% до 38% в зависимости от задачи.

[GetSmart]

Вообщем, при приросте частоты на 38%, производительность увеличилась на от 26% до 38% в зависимости от задачи.

Я уже подраться хотел

[KRS]

Там тесты при частоте 72 МГц, 100 МГц (+38%) и 120 (+68) МГц
Вообщем, при приросте частоты на 38%, производительность увеличилась на от 26% до 38% в зависимости от задачи.

так это у самого LPC и выросла производительность. А вот по сравнению с STM32 еще больше прирост будет!

[meister]

По UM: System Tick Timer

В разделе "System Tick Timer" описано, что он "щелкает" через каждые 10мс, а в разделе "Внутренняя периферия Cortex" написано, что он работает от клоков ядра и может "щелкать" хоть каждые 100 тактов.

[KRS]

По UM: System Tick Timer

В разделе "System Tick Timer" описано, что он "щелкает" через каждые 10мс, а в разделе "Внутренняя периферия Cortex" написано, что он работает от клоков ядра и может "щелкать" хоть каждые 100 тактов.

Так это если запистаь туда калиброванное значение! то на 100 Mhz будет 10 ms период прерывания. Там вроде так и написано.

[Vitaliy_ARM]

Не понял одного момента, можно ли запустить синхронизацию GPDMA от ноги PIO, например по нарастающему фронту DMA берет байт с порта и кладет в память?

[KRS]

Не понял одного момента, можно ли запустить синхронизацию GPDMA от ноги PIO, например по нарастающему фронту DMA берет байт с порта и кладет в память?

Судя по даташиту нельзя! Можно от TIMER match.
Наверное можно извратится и законфигурить таймер на по фронту ноги (CAP input) и настроить match что бы сразу срабатывал на запрос DMA.

[shahr]

Не понял одного момента, можно ли запустить синхронизацию GPDMA от ноги PIO, например по нарастающему фронту DMA берет байт с порта и кладет в память?

Нет, так напрямую сделать нельзя.

[Vitaliy_ARM]

Нет, так напрямую сделать нельзя.

Получается, что DMA с потром работает так же, как и у ST. Пора бы уже было и сделать.
Очень помагает при изобретении на таких процессорах, например Camera Interface.
И еще кучу всего можно было бы сделать при помощи такой возможности.
На счет таймера, надо пробовать.

[shahr]

Пора бы уже было и сделать.

Сделаем. Сделаем ещё круче - на любой пин можно будет завести любое периферийное устройство.

[miv]

Сделаем. Сделаем ещё круче - на любой пин можно будет завести любое периферийное устройство.

И когда ждать сиё чудо ??

[Vitaliy_ARM]

И когда ждать сиё чудо ??

Судя по всему, не раньше чем через 2 года

[researcher]

Обещали, во втором квартале 2009. Квартал практически на исходе .
Кто в курсе, когда появится в свободной продаже чипы и киты?

Судя по всему, не раньше чем через 2 года

[Dog Pawlowa]

Обещали, во втором квартале 2009. Квартал практически на исходе .
Кто в курсе, когда появится в свободной продаже чипы и киты?

Сам я не хочу бежать впереди паровоза, но кто заказал образцы, уже их получают.
Нагуглите "Thank you NXP".
Если же "свободная продажа" это дядя Вася в ларьке у вокзала, то еще придется подождать.

[sergvks]

Сделаем. Сделаем ещё круче - на любой пин можно будет завести любое периферийное устройство.

Как раз ищу нечто подобное, как хоть это будет называться ?

[shahr]

Какой-нибудь LPC

[demiurg_spb]

Сделаем. Сделаем ещё круче...

И побольше озу с батарейным питанием вкрячьте - средний необходимый минимум по моим прикидкам (0,5 - 1)Кб. Спасибо

[adnega]

И выводы пошустрее, SPI с делителем на два....

[shahr]

И выводы пошустрее, SPI с делителем на два....

куда уж шустрее? 2 такта.
а SPI с делителем на 2 - SSP.

[fmdost]

И побольше озу с батарейным питанием вкрячьте - средний необходимый минимум по моим прикидкам (0,5 - 1)Кб. Спасибо

+1

[researcher]

Процесс пошел .

Ассортимент пополнился первой платой на основе ARM Cortex-M3 LPC1768.
http://www.starterkit.ru/html/index.php?na...p=view&id=8

SK-MLPC1768
http://www.starterkit.ru/html/index.php?na...=view&id=27

[HARMHARM]

Еще слегка раздосадовало, что флеш разбит по 4кб только в начале адресного пространства, а в конце (в отличие от LPC23xx) кусками по 32к.

[abcdefg]

В чем политический смысл, что ссылки на юзер мануал нет на сайте через прямой ход?

[shahr]

что имеется в виду? поиск по сайту?

[abcdefg]

что имеется в виду? поиск по сайту?

На сайте в описании LPC1768 есть только документ "objective datasheet", датированный февралем.
Когда будут полноценные доки?

[shahr]

Когда будут полноценные доки?

Полноценные - вопрос субъективный. Вот недавно на LPC1300 User Manual вышел:
http://www.standardics.nxp.com/support/doc...ual.lpc13xx.pdf

Также имеются все необходимые доки на LPC1700:
User Manual
Errata
Datasheet

[sergvks]

Там выложены результаты тестирования LPC1768
http://www.eembc.org/home.php

Интересные результаты если сравнивать LPC1768 и STR91xFA - непонятно либо LPC1768 так хорош, либо iar, на котором компилировался тест для STR так плох.

[Vitaliy_ARM]

Полноценные - вопрос субъективный. Вот недавно на LPC1300 User Manual вышел

Сколько будут стоить эти процессоры в России? Будут ли кристаллы дешевле LPC2101?

[shahr]

Стандартная цена на LPC1311FHN33 на 25% ниже стандартной цены LPC2101FBD48.

[Vitaliy_ARM]

Стандартная цена на LPC1311FHN33 на 25% ниже стандартной цены LPC2101FBD48.

Супер, если так будет ! Avr'ам туговато придется.

[sergvks]

Есть вопрос по LPC1768: можно ли реализовать функцию частотомера до 25МГц, если да то на чём из встроенной периферии это лучше сделать ?

PS
Так не люблю эти TBD в даташитах...

[shahr]

На мой взгляд, частотомер с частотой в 1/4 CCLK вряд ли получится.
А по поводу TBD - в последней версии даташита очень много тбд заменено на цифры. прошу взглянуть:
http://www.standardics.nxp.com/products/lp...766.lpc1768.pdf

[HARMHARM]

Стандартная цена на LPC1311FHN33 на 25% ниже стандартной цены LPC2101FBD48.

Слегка оффтоп: какой нужен кварц для загрузки через USB Mass Storage?

[dimka76]

А когда документация на Cortex-M0, да и сами кристаллы когда появятся тоже интересно было бы узнать.

[Petka]

А когда документация на Cortex-M0, да и сами кристаллы когда появятся тоже интересно было бы узнать.

образцы кристалов обещают в начале следующего года.

[shahr]

А когда документация на Cortex-M0, да и сами кристаллы когда появятся тоже интересно было бы узнать.

Кристаллы и документация уже есть. Но, как говорится, не для всех.

[dimka76]

Кристаллы и документация уже есть. Но, как говорится, не для всех.

А для всех когда?
А нет ли у вас возможности здесь доку выложить?

[Petka]

Кристаллы и документация уже есть. Но, как говорится, не для всех.

Сказал А, говори и Б. А для кого? А посмотреть хотя-бы overview можно? Какая периферия есть? Какие корпуса? Рабочие частоты? Реальное потребление самого ядра? Напряжение питания, сколько их? Одно, два, десять? Ток на GPIO?

[sergvks]

На мой взгляд, частотомер с частотой в 1/4 CCLK вряд ли получится.
А по поводу TBD - в последней версии даташита очень много тбд заменено на цифры. прошу взглянуть:
http://www.standardics.nxp.com/products/lp...766.lpc1768.pdf

Очень интересные цифры, на вход I2SRX_CLK можно подавать клок до 50 МГц - это получается как у 400МГц Шарка .

[voyt]

Мда... 20 байт против 2 КБайт (в LCP2368) батарейной памяти... Даже не знаю что сказать...
Это мое первое разочарование в этом камне.

[Vitaliy_ARM]

Очень интересные цифры, на вход I2SRX_CLK можно подавать клок до 50 МГц - это получается как у 400МГц Шарка .

Интересные. А работает ли с ним ДМА тоже интересно? А то если нет, то толку от этого маловато будет.
Почему то так и не смог ДМА запустить с этим интерфейсом на LPC2364.

[HARMHARM]

Мда... 20 байт против 2 КБайт (в LCP2368) батарейной памяти... Даже не знаю что сказать...
Это мое первое разочарование в этом камне.

Второе разочарование - нет MCI (SD).
Третье - AD6,7 мультиплексированы с Uart0...

[Vitaliy_ARM]

Вчера заиспользовал этот камень вместо LPC2364. Впервые впечатления - отличные.
Переходить на его оказалось не так уж сложно , а точнее просто. Порадовало,
что изернет MAC практически такой же. Надо будет потестировать на производительность.
Удивило потребление, с LPC2364 (+ остальные микросхемы) 72МГц плата потребляла 470мА.
C LPC1766 на 100МГц на 70мА меньше , если китайский блок питания не врет.

[Aner]

Смотрели на LPC1768 все вроде устраивает, но вот также появляются теже самые разочарования, MCI, Uart0, и невозможность использовать внешнюю память как в LPC22xx, LPC23xx. 64K для ряда приложений мало. Может у кого есть идеи, как реализовать внешнее озу без большой потери скорости, SPI не проходит.

[shahr]

Мда... 20 байт против 2 КБайт (в LCP2368) батарейной памяти... Даже не знаю что сказать...
Это мое первое разочарование в этом камне.

Зато часы реального времени теперь потребляют 0,5мкА. Чем-то приходится жертвовать.

невозможность использовать внешнюю память как в LPC22xx, LPC23xx.

Ждите LPC18xx - аналог LPC24xx. Там будет полноценный EMC.

Сказал А, говори и Б. А для кого? А посмотреть хотя-бы overview можно? Какая периферия есть? Какие корпуса? Рабочие частоты? Реальное потребление самого ядра? Напряжение питания, сколько их? Одно, два, десять? Ток на GPIO?

Корпуса и периферия в LPC111x будут аналогичны LPC131x. Рабочая частота - 50МГц. Данные по потреблению предоставляются после подписания NDA.
Документация и образцы предоставляются под большие проекты. Через дистрибуцию LPC1100 будет поддерживаться с 1 квартала 2010 года.

[dimka76]

Супер, если так будет ! Avr'ам туговато придется.

Digikey начал продавать LPC13xx, правда у него цены высоковаты, например по сравнению с Farnell, но Farnell пока не протает их.

[voyt]

Зато часы реального времени теперь потребляют 0,5мкА. Чем-то приходится жертвовать.

Т.е. вы пожертвовали нормальной NVRAMой ради того, чтобы часы кушали 500 нА?

[Petka]

Т.е. вы пожертвовали нормальной NVRAMой ради того, чтобы часы кушали 500 нА?

Всё правильно сделали. Объясню. В тех применениях, где важно низкое энергопотребление - обычно необходимо хранить очень мало информации (1-4 параметра), которые надо мгновенно прочитать после спячки, всё остальное можно прочитать из энергонезависимой памяти. Зато есть возможность получить ультра низкое потребление. А где потребление не очень важно, то можно в обычной памяти информацию хранить. Энергонезависимую память тоже никто не отменял.

[HARMHARM]

Всё правильно сделали. Объясню. В тех применениях, где важно низкое энергопотребление - обычно необходимо хранить очень мало информации (1-4 параметра), которые надо мгновенно прочитать после спячки, всё остальное можно прочитать из энергонезависимой памяти. Зато есть возможность получить ультра низкое потребление. А где потребление не очень важно, то можно в обычной памяти информацию хранить. Энергонезависимую память тоже никто не отменял.

Конечно правильно. Только забыли Voltage-low detector, а без него нужно как минимум контрольную сумму данных иметь (а по-хорошему, нужно иметь всегда). А время вообще никак не проверишь... В PCF8563 был, все красиво. А тут - нет!
Да, совсем забыл. RS-485 режим для UART1 - это хорошо. Вроде бы достаточно. Но - разве трудно таки добавить прерывание передачи последнего бита? Не всегда нужен только один 485, а иногда и UART1 занят.

[meister]

Еще бы неплохо сделать, чтобы чтение из UxLSR и U1MSR не сбрасывали бы флаги прерываний (сбрасывать записью в отдельные регистры), а то приходится костыли делать в виде дополнительных переменных и проконтролировать работы UART в assert'ах становится не совсем хорошо.

[zltigo]

чтобы чтение из UxLSR и U1MSR не сбрасывали...

Да.... уж додумались .

[Aner]

... невозможность использовать внешнюю память как в LPC22xx, LPC23xx.

Ждите LPC18xx - аналог LPC24xx. Там будет полноценный EMC.

Есть какая то информация когда выйдет LPC18xx и что-то из Preliminary. Пока нигде не нашёл.
Ждать 18-ых или юзать 24-ые вот в чем вопрос. Если есть что-то просьба поделитесь.

[zltigo]

Ждать 18-ых или юзать 24-ые вот в чем вопрос. Если есть что-то просьба поделитесь.

Использовать 24xx. Кроме формально больших попугаев и цены остальные преимущества 1xxx уже не столь однозначны, или преимуществ вообще нет.

[Vitaliy_ARM]

Еще не заметил в кортексе такой штуки. Как узнать, что только что закончилась транзакция по SSP (передача)?
(нужно для программной эмуляции сигнала выбора кристалла).

[aaarrr]

Еще не заметил в кортексе такой штуки. Как узнать, что только что закончилась транзакция по SSP (передача)?
(нужно для программной эмуляции сигнала выбора кристалла).

По прерываниям RXIM/RTIM или поллингом.

[meister]

В кортексе какой-то особый SSP? SSPxSR::BSY. У меня SSP работает на CCLK/2, быстрее поллить регистр, чем использовать IRQ+OS.

[Vitaliy_ARM]

По прерываниям RXIM/RTIM или поллингом.

Мне нужен поллинг. Судя по даташиту, подойдет бит RXRIS в регистре статуса прерываний.

В кортексе какой-то особый SSP? SSPxSR::BSY. У меня SSP работает на CCLK/2, быстрее поллить регистр, чем использовать IRQ+OS.

У меня после поллинга этого бита поднимался CS. Тактовая Clk/4 = 24МГц. Так вот CS поднимался где-то в середине 16-битного пакета при передаче. OS-ов нет.

Эскизы прикрепленных изображений

 

[aaarrr]

Мне нужен поллинг. Судя по даташиту, подойдет бит RXRIS в регистре статуса прерываний.

Каким образом он подойдет, если длина передачи не равна 4-м?

Правильный ответ уже озвучили - BSY, и я очень сильно сомневаюсь в его неадекватном поведении. Хотя утверждать не могу, конечно.

[Vitaliy_ARM]

Каким образом он подойдет, если длина передачи не равна 4-м?
Правильный ответ уже озвучили - BSY, и я очень сильно сомневаюсь в его неадекватном поведении. Хотя утверждать не могу, конечно.

BSY действительно у меня такое было поведение. На всякий случай сегодня/завтра еще раз проверю. Про RXRIS неправильно понял. Не подходит он.

[dimka76]

Кристаллы и документация уже есть. Но, как говорится, не для всех.

Интересная ситуация.
Через два месяца начинаются продажи, а документацию прячут от глаз общественности.

[bus16]

Цитируя UM LPC1768:
"TBLOFF Vector table base offset field. It contains bits[29:8] of the offset of the table
base from the bottom of the memory map.
Remark: Bit[29] determines whether the vector table is in the code or
SRAM memory region:
Bit[29] is sometimes called the TBLBASE bit.
• 0 = code
• 1 = SRAM."
Так вот, бит TBLOFF располагается не в 29, а в 28 бите... точнее смещение работает - а ремап таблицы - нет..

[KRS]

Так вот, бит TBLOFF располагается не в 29, а в 28 бите... точнее смещение работает - а ремап таблицы - нет..

С этим битом действительно странно
Но проще не обращать внимание и просто писать туда адрес .intvec ( это нужно например, при отладке в РАМ), главное что бы секция выравнена была. Отладка для IAR в РАМ отлично нработает с таким макросом

Код

execUserReset( )
{
    __message "RAM START";
    __writeMemory32(0x10000000,0xE000ED08,"Memory");
}