Active-HDL simulator, проблема Опции

[eteP]

Сталкнулся с такой проблемой в Active-HDL симуляторе.
Написал компонент на VHDL. Хочу его прогнать в тайменг симуляции.
Синтезирую с XST ставлю опцию добавить входные выходные буфера. (Xilinx Specific -> Add I/O Buffers). Дальше в Implementation Options -> Translate -> Create I/O Pads from Ports и использую Default UCF File.
После Implementation получаю файл TIME_SIM.VHD.
Запускаю на симуляцию, прикручиваю стимулы к входным сигналам.
Ставлю на вход данных все 1-ки, на выходе входного триггера вижу ХХХХХ.

Тот же файл симулирую в модельсиме, все нормально.
Ну надоело туда сюда переключаться, в чем может быть проблема?
Может кто сталкивался

[eteP]

Я так понимаю, что ни кто тайминг симуляцию с помощью софта от альдека не делает?

[Mad Makc]

делают.
TIME_SIM.VHD - это Post-Place&Route модель ?

[eteP]

делают.
TIME_SIM.VHD - это Post-Place&Route  модель ?

Да.
Вообщем когда я создал тестбенч и запустил его, то все нормально работает.
А если тестировать эту-же модель но стимулировать из waveform, то не хочет.

[eteP]

Еще один вопрос.

Сгрузил с фтп Riviera 2004.08.
Скоплировал simprim and unisim без проблем, а вот когда компилирую xilinxcorelib выдает ошибку:

Error: COMP96_0529: xilinxcorelib\src\c_compare_v8_0.vhd : (351, 28): Condition in a generation scheme must be a static expression.

У кого есть готовая библиотека выложите на фтп или подскажите плз. как эту ошибку избежать.

ISE 7.1.02i IP Update 1

спасибо.

[dxp]

Я так понимаю, что ни кто тайминг симуляцию с помощью софта от альдека не делает?

Почему ж? Я делал и делаю (Альтера). Все в порядке.

[Santiago]

Я так понимаю, что ни кто тайминг симуляцию с помощью софта от альдека не делает?

Было у меня, тоже самое,
даже тему поднимал, зимой вроде.
То же самое, с тестбенчем работает (кое-как), с стимулусами через waveform - одни ХХХХ
Причем если модель делать в Foundation 4 - все работает как нада.

С проблемой так и не разобрался, ушел вообще на моделсим.