Не получается использовать PLL на FPGA Altera Опции

[AASsab]

Пытаюсь использовать для умножения клока 50MHz -> 100Mhz Pll FPGA Altera EP2C5... Для этого ипользую мегафункцию ALTPLL. В WIZARD-е выставляю один вход (inclk0) и один выход (c0). Дополнительные сигналы все отключаю. Вроде получается самый простой умножитель на два. В результате всё компилируется без ошибок, но в симуляторе на выходе с0 получаем ХХХХХ, то есть неопределенность. Что я делаю не так? Подскажите что-нибудь или кинте ссылку где об этом подробно описанно. Сам искал, но везде о PLL нописано только в общих чертах и ничего конкретного. Программирую на VHDL.

[sazh]

симуляторе на выходе с0 получаем ХХХХХ, то есть неопределенность.

Надо на report жать. Или галочку поставить Overwrite simulation .....

[AASsab]

После симуляции я жму на кнопку открытия результата (Open). В результате файл с расширением .vwf перезаписывается и открывается уже новый результат симуляции. Так что, проблема точно не в этом. На всякий случай прикладываю архив с проектом.
 mult.RAR ( 280.82 килобайт ) Кол-во скачиваний: 137


Сообщение отредактировал AASsab - Aug 15 2010, 12:10

Прикрепленные файлы

 mult.RAR ( 280.82 килобайт ) Кол-во скачиваний: 13

 

[Sergey'F]

Надо подать в тестовом векторе 50МГц а не как сейчас.

[AASsab]

Надо подать в тестовом векторе 50МГц а не как сейчас.

Ну подаётся сейчас на вход 12.5 МГц, но я думаю это роли не играет. PLL же просто должен умножать частоту на 2. А он что-то не хочет этого делать даже когда на вход я подал 50МГц. Что же ему ещё надо?

[Sergey'F]

Вообще-то это играет роль. Не вдаваясь в то, как работает PLL, скажу, что Quartus это контролирует при моделировании. Посмотрите повнимательнее. В Вашем же проекте при подаче 50МГц начиная примерно со 100нс на выходе появляется нормальный сигнал 100МГц. До этого - X.

[AASsab]

О! Большое спасибо! Я выставив 50 МГц смотрел сигнал как раз только до 100нс. Как-то не учёл, что для PLL нужно время для запуска. Теперь всё работает.