Констрейны, временные ограничения Опции

[deast]

При создании проекта на Xilinx не могу найти ответы на пару вопросов, связанных с заданием временных ограничений в *.UCF.

1) Имеется несколько входных клоковых сигналов CLK1, CLK2, CLK3. Один из них (CLK1) переключает часть триггеров по положительному фронту и часть по отрицательному, остальные только по положительному. Эти две группы триггеров связаны логически между собой. Как задать временное ограничение между ними? Есть две конструкции:
TIMEGRP RFFS = RISING FFS («*»)
TIMEGRP FFFS = FALLING FFS («*»)
но в них не задается клокоыый сигнал, поэтому не совсем понятно, что в этих группах будет в итоге находиться.

2) Задаю временную группу, в которой находится один клоковый сигнал и задаю на эту группу различные ограничения. После разводки вижу, что система мой клок переименовала в другую цепь. Может быть в этом случае все мои ограничения игнорируются, поскольку нет заданной цепи? Может задать то имя, которое назначила система?

[vitus_strom]

В 1 вы задаете все триггера по дизайну, однако, можно сузить группу указав путь к триггеру...

по 2 если система проигнорировала контрейнт она должна дать варнинг, кстати за 7.1.04 замечено что может игнорировать и нормальные констрейнты

[CaPpuCcino]

Имеется несколько  входных клоковых сигналов CLK1, CLK2, CLK3. Один из них (CLK1) переключает часть триггеров по положительному фронту и часть по отрицательному, остальные только по положительному.

я в общем-то не о том: кажется чуточку опасно тактировать разные регистры от одного тактового сигнала но разноимёнными фронтами - в таких случаях к клок-генератору должны предявлятся повышенные требования качества формируемого сигнала - потому как обычные кварцы достаточно небрежно относятся ко второму фронту - попросту говоря он гуляет, я бы подумал о внутрикристальном умножениe частоты в подобных случаях

[3.14]

При создании проекта на Xilinx не могу найти ответы на пару вопросов, связанных с заданием временных ограничений в *.UCF.

1) Имеется несколько  входных клоковых сигналов CLK1, CLK2, CLK3. Один из них (CLK1) переключает часть триггеров по положительному фронту и часть по отрицательному, остальные только по положительному. Эти две группы триггеров связаны логически между собой. Как задать временное ограничение между ними? Есть две конструкции:
TIMEGRP RFFS = RISING FFS («*»)
TIMEGRP FFFS = FALLING FFS («*»)
но в них не задается клокоыый сигнал, поэтому не совсем понятно, что в этих группах будет в итоге находиться.

Вы можете сузить диапазон действия констрейна, например на модуль
TIMEGRP RFFS = RISING FFS (i_MODULE_A/*)
TIMEGRP RFFS = FALLING FFS (i_MODULE_B/*)
или ссылатся на группу регистров
TIMEGRP RFFS = RISING FFS (i_MODULE_A/Register*)

2) Задаю временную группу, в которой находится один клоковый сигнал и задаю на эту группу различные ограничения. После разводки вижу, что система мой клок переименовала в другую цепь. Может быть в этом случае все мои ограничения игнорируются, поскольку нет заданной цепи? Может задать то имя, которое назначила система?

В отчете PAR-а говорится какие констрейны проигнорированы.