реклама на сайте
подробности

 
 
 
Reply to this topicStart new topic
> По поводу подачи CLK на ISERDES ( XILINX VIRTEX5 )
lim
сообщение Nov 1 2010, 12:29
Сообщение #1


Частый гость
**

Группа: Участник
Сообщений: 101
Регистрация: 27-05-05
Пользователь №: 5 486



Здравствуйте!
Мне в проекте ( XILINX VIRTEX5 ) требуется использовать OSERDES, ISERDES в каскадируемом режиме.
В примитиве ISERDES_NODELAY существует два порта для high speed clock: CLK и CLKB.
Высокоскоростной тактовый сигнал на VIRTEX5 подаётся в дифференциальном виде ( LVDS ).
Далее логически просится IBUFDS c установленным аттрибутом DIFF_TERM = TRUE.
Но у буфера только один выход "O", который можно подать на порт CLK ISERDES.

Получается, что на вход CLKB ISERDES надо подавать локально инвертированную версию сигнала ~O.
Правильно ли это ???

Можно, конечно, подать на порты CLK и CLKB сигналы прямо с выводов FPGA, но тогда не совсем понятно
как задать DIFF_TERM = TRUE - с помощью Constraints на обоих выводах ?

Что будет более правильно ?

С Уважением,
Игорь


Go to the top of the page
 
+Quote Post
DmitryR
сообщение Nov 1 2010, 14:25
Сообщение #2


Профессионал
*****

Группа: Свой
Сообщений: 1 535
Регистрация: 20-02-05
Из: Siegen
Пользователь №: 2 770



Насколько я помню инвертор клока примитивом SERDES будет поглощен. Если же вдруг нет - можно поставить PLL для получения инверсии клока.
Go to the top of the page
 
+Quote Post
lim
сообщение Nov 1 2010, 17:35
Сообщение #3


Частый гость
**

Группа: Участник
Сообщений: 101
Регистрация: 27-05-05
Пользователь №: 5 486



Цитата(DmitryR @ Nov 1 2010, 17:25) *
Насколько я помню инвертор клока примитивом SERDES будет поглощен. Если же вдруг нет - можно поставить PLL для получения инверсии клока.


Надеюсь, что так !!!

В случае OSERDES - подаётся лишь один clk и там явно написано, что внутри примитива делается его локальная инверсия.
В случае ISERDES - явно присутствуют два порта: clk, clkb.

Рекомендации в доке - использовать BUFIO, BUFR, DCM, PLL.

Очень хорошо было бы использовать DCM/PLL, но у меня тут два ограничения:
1. В FPGA всего 2 CMT - все уже распределены под завязку. ( PLL точно нельзя, а DCM - пока ещё можно ).
2. В FPGA LVDS High Speed Clock приходит не на Global/Clock Capable PIN, а на обычный.

Так что думаю, как лучше поступить.

С Уважением,
Игорь
Go to the top of the page
 
+Quote Post
rsv
сообщение Nov 1 2010, 18:01
Сообщение #4


Частый гость
**

Группа: Свой
Сообщений: 119
Регистрация: 16-07-07
Из: Тула
Пользователь №: 29 160



инвертер проходит нормально, проверялось дизайном на высокоскоростном ацп с последовательным выходом. но из-за многочисленных чудес такого решения пришлось переделать все на ddr регистры.
Go to the top of the page
 
+Quote Post
rv3dll(lex)
сообщение Nov 2 2010, 06:47
Сообщение #5


Полное ничтожество
*****

Группа: Banned
Сообщений: 1 991
Регистрация: 20-03-07
Из: Коломна
Пользователь №: 26 354



у исердес точно работает инвертор. его надо написать и он использует встроенный.

рекомендация откуда брать клок она необходимость! из другого места не подключишь - по крайней мере в 4ом виртексе.

я вот использовал DCM сдуру подал на него 300 мег снял 300 и 50. и оказалось, что фаза нестабильная. потом решение искал как биты переставлять.

Сообщение отредактировал rv3dll(lex) - Nov 2 2010, 06:49
Go to the top of the page
 
+Quote Post

Reply to this topicStart new topic
1 чел. читают эту тему (гостей: 1, скрытых пользователей: 0)
Пользователей: 0

 


RSS Текстовая версия Сейчас: 22nd July 2025 - 23:13
Рейтинг@Mail.ru


Страница сгенерированна за 0.01388 секунд с 7
ELECTRONIX ©2004-2016