Особенности разводки проектов в ISE, сделал для себя важое открытие Опции

[Мур]

Сделал важное открытие для себя с ISE как раз касательно времянок.
Просто в Кактусе считалось библиотечные примитивы работают всегда быстрее структур определяемых на HDL.
В ISE всё наоборот!
Мой комплексный проект (80% на НDL!) удалось поднять по скорости в 2 раза (с 68МГц до 120МГц) только за счёт того, что переписал блоки из библиотечных примитивов на чистый VHDL.
Вот так говорит практика...
Может кому время разработки сокращу(особенно кактусникам!)...

Причина редактирования: топики выделны в отдельную тему

[Leka]

Надо еще учитывать, что "а=б+с" и "а=с+б" (утрированно) могут давать разный результат синтеза, на мелких примерах можно выявить подобные особенности синтезаторов.

[DmitryR]

Мой комплексный проект (80% на НDL!) удалось поднять по скорости в 2 раза (с 68МГц до 120МГц) только за счёт того, что переписал блоки из библиотечных примитивов на чистый VHDL.

Это как правило является результатом того, что вы или неправильно настроили корки, или неправильно их переписали. Потому если бы вы могли сходу писать лучше, чем инженеры Xilinx - то наверное работали бы уже там.

[Мур]

Это как правило является результатом того, что вы или неправильно настроили корки, или неправильно их переписали. Потому если бы вы могли сходу писать лучше, чем инженеры Xilinx - то наверное работали бы уже там.

Тю! К коркам нет претензий. Там ОК!
Вот простенький пример. Вот этот формирователь На HDL работает заметно быстрее!

Как автор темы в целях невнесения путаницы прошу Вас завести собственную тему.

Не вижу никакой путаницы. Название темы слишком обширно. Радуйтесь!

Сообщение отредактировал Мур - Jan 28 2011, 12:47

Прикрепленные файлы

 123.bmp ( 46.56 килобайт ) Кол-во скачиваний: 102

 

[VladimirB]

Тю! К коркам нет претензий. Там ОК!
Вот простенький пример. Вот этот формирователь На HDL работает заметно быстрее!...

индусы много лет старательно портили схематик в ISE - а вы всё равно им пользуетесь, да вам памятник надо поставить
я уж тоже было про корки подумал

[Мур]

индусы много лет старательно портили схематик в ISE - а вы всё равно им пользуетесь, да вам памятник надо поставить
я уж тоже было про корки подумал

В схематике своя логика. Её можно понять со временем. Теперь я острого дискомфорта не испытываю...
Как следствие моего "открытия" конвеерные регисторные и триггерные вставки надо делать на HDL.

[Maverick]

Надо еще учитывать, что "а=б+с" и "а=с+б" (утрированно) могут давать разный результат синтеза, на мелких примерах можно выявить подобные особенности синтезаторов.

можно поподробнее про это...
Когда и где это может проявиться и где на следует обращать внимание?

[disel]

Вот простенький пример. Вот этот формирователь На HDL работает заметно быстрее!

Вы бы полностью примеры выложили, с временным отчетом. А также его конкурента на ХДЛ, также с отчетом.

[Leka]

можно поподробнее про это...

Пример для ISE, Spartan3* :

Код

module tst(
   output[7:0] q,
   input [7:0] a, b,
   input ena, enb
);
   wire [7:0] aa = ena ? a : -1;
   wire [7:0] bb = enb ? b : 0;
   assign q = aa + bb;
   //assign q = bb + aa;
endmodule

- перестановка слагаемых вдвое уменьшает число ЛУТ (и уровней). Подобных фокусов - хватает...

[ViKo]

можно поподробнее про это...
Когда и где это может проявиться и где на следует обращать внимание?

А вот мой пример
http://electronix.ru/forum/index.php?showtopic=82881
оставшийся без комментариев. Как я понял, все согласились и приняли к сведению

[Leka]

А вот мой пример
http://electronix.ru/forum/index.php?showtopic=82881
оставшийся без комментариев. Как я понял, все согласились и приняли к сведению

Имхо, запись можно заметно упростить за счет индексов, тогда и комментарии будут. А так вникать надо...
Отписался в той ветке...

[Maverick]

Пример для ISE, Spartan3* :

Код

module tst(
   output[7:0] q,
   input [7:0] a, b,
   input ena, enb
);
   wire [7:0] aa = ena ? a : -1;
   wire [7:0] bb = enb ? b : 0;
   assign q = aa + bb;
   //assign q = bb + aa;
endmodule

- перестановка слагаемых вдвое уменьшает число ЛУТ (и уровней). Подобных фокусов - хватает...

прикольно, надо будет поиследовать
Я не замечал...
Какая версия ISE на тот момент была установлена? В какой версией ISE в 10 или в 9 наблюдалось?

[Leka]

9.2 и 12.x

[des00]

прикольно, надо будет поиследовать
Я не замечал...

если правильно помню архитектуру хилого слайса, результат в данном случае очевиден, настолько, что даже объяснений не требует %)

[litv]

А если пользоваться еще и Synplify - то быстродействие будет еще выше и число вентилей меньше.Всякие перестановки типа арифметики synplify сам понимает и нормально оптимизит. XST - фигня.

[ViKo]

если правильно помню архитектуру хилого слайса, результат в данном случае очевиден, настолько, что даже объяснений не требует %)

Верю, что вам это видно. Но вот мне, в частности, не видно. Xilinx я вообще не знаю. Разбирает любопытство. Расскажете?
P.S. а мой проект был на Altera

[Maverick]

если правильно помню архитектуру хилого слайса, результат в данном случае очевиден, настолько, что даже объяснений не требует %)

может поделитесь опытом...
И расскажите поподробнее

[des00]

Разбирает любопытство. Расскажете?

И расскажите поподробнее

ну в даташите же написано, гораздо интереснее самому узнать %) Куда именно смотреть в даташите лежит в атаче. И если вернуться к корню (с точки зрения важности) в примере Leka

Код

   wire [7:0] aa = ena ? a : -1;
   wire [7:0] bb = enb ? b : 0;

то становиться очевидно, почему aa + bb будет реализована по разному в зависимости от того, куда будет подцеплены aa и bb. А вот почему авторы ИСЕ не зрят в корень и делают все в лоб, вопрос лучше им задать %)

Эскизы прикрепленных изображений

 

[Мур]

Вы бы полностью примеры выложили, с временным отчетом. А также его конкурента на ХДЛ, также с отчетом.

Поразительно, но тот пример, что я приводил, в отчёте Clock Information , что в Design Summary, явно показывал выигрыш около 0.5нс при Speed Grade: -2
По приведенному фрагменту, схему которого я приводил(странно, что вызвало интерес!)

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;

entity log_fd is
Port ( clk : in STD_LOGIC;
dddin : in STD_LOGIC;
en : out STD_LOGIC);
end log_fd;

architecture fd2 of log_fd is
signal dd1 : STD_LOGIC;
signal dd2 : STD_LOGIC;

begin
ffr: process (CLK)
begin
if CLK'event and CLK = '1' then
dd1 <= dddin;
dd2 <= dd1;
end if;
end process;
en <= dd1 and not dd2;
end fd2;

Кстати, в одном из вариантов, скачок быстродействия получился, когда элемент И я спрятал в следующем за этим формирователем автомате(Копилятор методично показывал критичный путь именно в этом месте)

По всей видимости графические примитивы групируются на ПЛИС иначе, без учёта всего дизайна. Это скорее всего и вызывало узкое место, понижая цифры в отчёте
Minimum period: хххх ns (Maximum Frequency:ххххх MHz)

Тут важен сам подход. Мне пришлось перелопатить весь проект (около 20 мест) в таком-же ключе и с другими схемами в прототипе... ничего не меняя по архитектуре

Сообщение отредактировал Мур - Feb 3 2011, 06:55