Горячая линия по САПР Cadence Allegro, Онлайн-поддержка от КБ печатных плат "Схематика" Опции

[PCBtech]

КБ "Схематика" открывает в тестовом режиме новый бесплатный сервис
для российских разработчиков печатных плат, осваивающих пакет САПР Cadence Allegro.

Если вы встретились с проблемой, решение которой не смогли найти
в системе помощи САПР и в предыдущих темах данного форума,
вы можете обратиться к нашему специалисту по Cadence Allegro по e-mail :

database
@schematica.ru


В письме необходимо изложить суть проблемы,
и при необходимости приложить скриншоты или BRD-файл.

[Skywolf]

Уточнить хочу, помощь в решении проблем и консультации только для легальных пользователей?

Вероятно (надеюсь) для легальных и так есть техподдержка, и дополнительно их об этом информировать не нужно.

А вот для не легальных, ну например студент или аспирант, профессор в конце-концов, может на что рассчитывать?
А "коммерческий" не легальный пользователь?

[PCBtech]

Уточнить хочу, помощь в решении проблем и консультации только для легальных пользователей?

Мы отвечаем на вопросы по возможностям пакета и особенностям интерфейса.
Например, если кто-то столкнулся с трудностями в реализации какой-то определенной операции,
подсказываем, "где искать кнопку". Чтобы человек не тратил полдня там, где
достаточно спросить у более опытного.
Или, например, кто-то выбирает САПР из нескольких вариантов и хочет понять
какие-то конкретные особенности Cadence Allegro - тоже можно задать вопрос.

Регистрация для пользования сервисом не требуется,
но желательно представляться, хотя и необязательно.

Вопросы нелегального использования софта не обсуждаются.

Для тех, кто приобрел пакет Cadence Allegro именно у компании PCB technology,
есть отдельный, более оперативный сервис технической поддержки -
по скайпу и телефону.

[Alexey Sabunin]

Забавно звучит:
Горячая линия по САПР Cadence Allegro, Онлайн-поддержка от КБ печатных плат "Схематика"

КБ "Схематика" открывает в тестовом режиме новый бесплатный сервис
для российских разработчиков печатных плат, осваивающих пакет САПР Cadence Allegro.

Если вы встретились с проблемой, решение которой не смогли найти
в системе помощи САПР...

...например, кто-то выбирает САПР из нескольких вариантов и хочет понять
какие-то конкретные особенности Cadence Allegro...

....
В письме необходимо изложить суть проблемы,
и при необходимости приложить скриншоты или BRD-файл.

Как будто писали разные люди, имеющие разные цели...

[PCBtech]

Забавно звучит:
Горячая линия по САПР Cadence Allegro, Онлайн-поддержка от КБ печатных плат "Схематика"

Как будто писали разные люди, имеющие разные цели...

Уважаемый Алексей,

Если Вас что-то смущает, не стесняйтесь, опишите суть своей проблемы подробнее.

Мы все разъясним.

[Juzujka]

Делаю проект в CIS 16.3-S018
Как сделать шину в иерархическом проекте?
И в блоках, и в корневой схеме шины Bus_name[0..15], такие же имена и у портов блоков. Уже все имена одинаковые, но в PCB Editor не соединяются.
Сигналы, выведенные в виде не шин, а одиночных сигналов, соединяются, а шины - нет.
В PCB Editor сигналы шин называются в виде Bus_name[15]_HB5 для сигналов одного блока и Bus_name[15]_HB6 для другого, одинаково называться почему-то не хотят. Что я делаю не так?

Вот фрагмент корневой схемы

вот фрагмент одного иерархического блока

вот фрагмент другого иерархического блока


ADC_ADC_D[0]_n не соединены
ADC_OR_n соединены

Сообщение отредактировал Juzujka - Jun 24 2011, 16:24

[Alex11]

Я, правда, не PCB Tech, но отвечу.
1. Мне никогда не удавалось объединить в шину разноименные сигналы. Работают только имена вида ХХХХХХХ[0..15]. Цифры, понятно, любые требуемые.
2. Скобочки с цифрами должны быть последним элементом названия. Ваши _n могут не восприниматься.
Я не уверен, что п.2 требуется обязательно.

[Victor®]

Я, правда, не PCB Tech, но отвечу.
1. Мне никогда не удавалось объединить в шину разноименные сигналы. Работают только имена вида ХХХХХХХ[0..15]. Цифры, понятно, любые требуемые.
2. Скобочки с цифрами должны быть последним элементом названия. Ваши _n могут не восприниматься.
Я не уверен, что п.2 требуется обязательно.

Я тоже пробовал, даже вроде бы нащупал как это делать, но идея работала с переменным успехом...
Уже и не помню как... Вообщем можно считаьт, что через "," ничего не получится.

Пользуйте 16.5 - там реализован механизм объединения, несколько специфически - но вроде работает.
(На текущем проекте не пробовал, по понятным причинам)

[PCBtech]

ADC_ADC_D[0]_n не соединены
ADC_OR_n соединены

Выдержка из OrCAD Capture User Guide

To make connections to a bus, you label the bus, label the
signals that are members of the bus, and assign an alias to
each signal entering and leaving the bus. Each signal bears
an alias that is within the bus range. For example, if the busalias is ADDR[0..3], the four bus members must bear aliases
ADDR0, ADDR1, ADDR2, and ADDR3.

Take the example of the following alias name prefix and
number range:
AD [9-0]
The net aliases will be named AD9, AD8, AD7 through to
AD0.

Naming conventions for a bus

A bus name must have the form basename[x..y] where x..y
specifies a range of decimal integers representing the signal
numbers of bus members. There are (y - x + 1) wires in the
bus. You can use two periods (..), a colon (, or a dash (-)
between m and n.

Examples:
ADDR[0..31] (32 members)
DATA[16:31] (16 members)
CONTROL[4-1] (4 members)
A[100..190] (91 members)

Do not add any space between the basename and the left
bracket ([), as this can cause problems during the netlist
operations.
Also, note that you should not end a bus name with a numeric
character (0-9), as this can cause problems during the netlist
operations. Numeric characters can occur in other places in
the bus name, however. For example, BUS2A will work, but
BUSA2 could cause problems when you generate the netlist.

Надеемся, что приведенные примеры именования шин
Вам помогут решить проблему.

[Juzujka]

Надеемся, что приведенные примеры именования шин
Вам помогут решить проблему.

по Вашему совету получилось сделать так:

• убрал квадратные скобки в именах цепей Bus_name[N] -> Bus_nameN
• убрал имя цепи после номера Bus_name[0..N]_p -> Bus_name_p[0..N]
• разделил шины:
  

  Bus_name_n[0..N],Bus_name_p[0..N] ->
  

  Bus_name_n[0..N]
  Bus_name_p[0..N]
  

1. Мне никогда не удавалось объединить в шину разноименные сигналы. Работают только имена вида ХХХХХХХ[0..15]. Цифры, понятно, любые требуемые.
2. Скобочки с цифрами должны быть последним элементом названия. Ваши _n могут не восприниматься.
Я не уверен, что п.2 требуется обязательно.

Я тоже пробовал, даже вроде бы нащупал как это делать, но идея работала с переменным успехом...
Уже и не помню как... Вообщем можно считаьт, что через "," ничего не получится.

объединить шины у меня тоже не получилось
когда _n на конце, в netlist к шине добавляется имя иерархического блока, соединить иерархические блоки у меня не получилось

Всем спасибо!

Сообщение отредактировал Juzujka - Jun 27 2011, 22:13

[PCBinAquarium]

Я предлагаю использовать все таки OffPageConnector.

[Juzujka]

Я предлагаю использовать все таки OffPageConnector.

Надо бы так, чтобы можно было блок размножить

[PCBinAquarium]

Не могли бы вы прислать мне проект по e-mail для решения вопроса

[Juzujka]

Не могли бы вы прислать мне проект по e-mail для решения вопроса

Спасибо,
у меня этот вопрос, можно сказать, что решился.
По крайней мере в том виде, в каком я описал в посте от Jun 28 2011, 02:10

Сообщение отредактировал Juzujka - Jun 30 2011, 19:37

[packages2011]

Доброго времени. Вопрос такой - можно ли в Design Entry CIS сделать так, чтобы отображались метрические значения координат (правый нижний угол) для схем и для Parts? И тот же вопрос по OrCAD Capture... Следующий вопрос - возможно ли работать в схемных редакторах в шаге 2.5 мм, 1.25 мм и т.д.?

[PCBtech]

Доброго времени. Вопрос такой - можно ли в Design Entry CIS сделать так, чтобы отображались метрические значения координат (правый нижний угол) для схем и для Parts? И тот же вопрос по OrCAD Capture... Следующий вопрос - возможно ли работать в схемных редакторах в шаге 2.5 мм, 1.25 мм и т.д.?

Можно сделать шаг сетки 1/2 или 1/5 от шага выводов.
Шаг выводов можно сделать 5 мм.
Метрические значения координат отображаются при вводе соответствующих настроек
при создании нового дизайна.
Сделать компонент с шагом выводов, кратным 2.5 мм, тоже можно, но не средствами Design Entry CIS,
а средствами отдельной утилиты. Впрочем, лучше так не поступать.

См. прилагаемые скриншоты с иллюстрациями.

С уважением,
Александр Акулин

[packages2011]

Спасибо. Я так понял в Parts редакторе символов - условные единицы (еквивал. дюймам), которые трансформируются потом в схеме с использованием коэффициента при установке выбора единиц измерений (мм или дюймов). Чтобы получить круглые значения шага выводов в самой схеме надо установить этот коэфф. равным 2.54 (при 1.27 измениться масштаб символов вдвое (уменьшится) и т.д.).

Сообщение отредактировал packages2011 - Aug 29 2011, 18:18

[ach]

Извините за простой вопрос - но он уже убил день.

В Allegro 16.3 сделал компонент одна из ножек которого механическая.
На основе него делал компонент в похожем корпусе с другим количеством ног.
Проблема выглядит смешно - я не могу удалить механическую ногу.
Обыкновенные удаляются, механические нет.

Очень было бы странно перерисовывать компонент с нуля!

Спасибо

[Uree]

В режиме удаления всё получается - сначала включить CTRL+D, потом проверить установлены ли Pins на закладке Find.
Видео делать не умею, но открыл компонент и проверил - все работает.

[ach]

В режиме удаления всё получается - сначала включить CTRL+D, потом проверить установлены ли Pins на закладке Find.
Видео делать не умею, но открыл компонент и проверил - все работает.

Спасибо.
Первый проект в Алегро, дело было в фильтре - все не привыкну.

[SShLD]

Подскажите пожалуйста как заполняется ,Part Table File .ptf, файл, копи паст не работает, а в ручную набирать нереально, у меня есть файл сделанный в экселе с данными применяемых компонентов... Может есть какие-то специализированные средства!?

[Uree]

Самое простое и удобное средство - хороший текстовый редактор. Лично я использую Notepad++.
Создайте файл непосредственно в Part Manager, закройте не редактируя(он правильно создаст начало-конец-имя_парта в файле, а если перечень атрибутов задан в сэтапе то и их список сразу вставит), а потом открывайте редактором и вперед.
Из экселя можно сразу копи-пастом в Нотпад втягивать, только потом лучше ТАВ-ы заменить пробелами. Уже не помню какая проблема, но что-то не то было с ТАВ-ами в ПТФ-е.

[SShLD]

Огромное спасибо, что откликнулись и помогли. Вообщем немного помучавшись, что-то у меня получилось, но такой метод работы с системой мне не по душе и решил я завязать с Cadence.
При переходе на новую систему проектирования для меня было самым важным умение этой системы работать с ADS и AWR. Поработав недельку с Mentor Graphics путь (DxD-Exp) я понял что наконец-то выбрал лучшую и оптимальную, для себя, систему. Спасибо за помощь, ухожу в соседнюю ветку.

[vitan]

Спасибо за помощь, ухожу в соседнюю ветку.

Не торопитесь, можно совмещать приятное с полезным. Я вот, схемы рисую в DxD, а платы в аллегро (это я про одно и то же изделие говорю). В общем, подумайте хорошенько. Экспедишен отнюдь не так приятен, многие считают его чересчур перегруженным и нестабильным, что не лишено оснований.

[SShLD]

Не торопитесь, можно совмещать приятное с полезным. Я вот, схемы рисую в DxD, а платы в аллегро (это я про одно и то же изделие говорю). В общем, подумайте хорошенько. Экспедишен отнюдь не так приятен, многие считают его чересчур перегруженным и нестабильным, что не лишено оснований.

Да действительно, Вы совершенно правы возможности Allegro PCB ни в чём не уступают, а может и превосходят конкурентов по удобству и возможностям использования.Значит будем использовать оба продукта. В Cadence не понравился схемный ввод и библиотекарь, в Менторе на мой взгляд удобней. Но вот вопрос, использование лицензионного программного обеспечения всётаки заставит сделать выбор того или иного продукта, две лицензии это уж слишком... Ну да ладно, это уже не по теме... Спасибо за помощь!

[vitan]

Да действительно, Вы совершенно правы возможности Allegro PCB ни в чём не уступают, а может и превосходят конкурентов по удобству и возможностям использования.Значит будем использовать оба продукта. В Cadence не понравился схемный ввод и библиотекарь, в Менторе на мой взгляд удобней. Но вот вопрос, использование лицензионного программного обеспечения всётаки заставит сделать выбор того или иного продукта, две лицензии это уж слишком... Ну да ладно, это уже не по теме... Спасибо за помощь!

О! И у меня те же причины.
Насчет лицензий тоже не проблема: обе конторы не обязывают покупать полный комплект, а постоянно хвалятся гибкостью и масштабируемостью. Так воспользуемся же!
Трансляторы из одного в другое тоже есть, да и потом, всегда можно будет брать лучшее от обеих и не участвовать при этом в бесконечных холиварах.

[proga]

Скажите, пожалуйста, как сделать видимыми номера выводов при создании компонентов?

[vitan]

Скажите, пожалуйста, как сделать видимыми номера выводов при создании компонентов?

На вкладке options включить видимость package_geometry pin_number

[proga]

На вкладке options включить видимость package_geometry pin_number

Спасибо

[proga]

В Layot после создания так называемых obstacles (рисунка шелкографии, outline и т.д.) возможно было их редактировать, перемещая отдельные сегменты относительно друг друга (это делалось при нажатой кнопке S). Скажите, пожалуйста, возможно ли и в PCB Design также оперировать отдельными сегментами, а не всем контуром сразу?

[vitan]

add vertex - контур можно изменить в любой точке. Потом можно двигать отдельные сегменты при включенном фильтре other segs.

[proga]

Спасибо

[proga]

При редактировании REF DES я хочу изменить ширину линии шрифта. Для этого в options я изменяю параметр ширина линии (Line Width), однако визуально не наблюдаю никаких изменений (утолщение ширины линии в редакторе не происходит). Скажите, пожалуйста, что я неправильно делаю?

[Uree]

В каком именно редакторе?

ЗЫ Если речь о РСВ, то менять нужно свойства блока текста:



а потом, если необходимо, менять номер блока(стиля) текста на выбранных рефдезах(меню Edit -> Change):

[proga]

Pcb Editor

Спасибо. Я ступил , полез зачем-то в options. Хотя,интересно, на что именно воздействует параметр Line Width.

Сообщение отредактировал proga - Feb 17 2012, 11:47

Эскизы прикрепленных изображений

 

[Uree]

Этот параметр меняет именно ширину линий, отдельных линий, не в составе текста.

[proga]

Понятно!

[proga]

У меня есть библиотека фотопринтов в формате LLB (Layout). Скажите, пожалуйста, можно ли её как-нибудь транслировать в фотопринты формата PCB Editor (psm или dra)?

Сообщение отредактировал proga - Feb 18 2012, 11:12

[Hoodwin]

Да. Но делается это довольно извращенным путем. Сначала Вы открываете Layout в режиме lsession, и там в какой-то менюшке, забыл как называется (вроде Options), вторая справа, кажется, Находите подменю Create Part Catalog. После чего нужно будет выбрать библиотеку (LLB), и Layout создаст проект (MAX), в котором все футпринты библиотеки. Затем Вы открываете PCB Editor и создаете проект новой платы, после чего вызываете команду File->Import->Orcad Layout и втаскиваете проект в PCB Editor. Далее, делаете File->Export->Libraries... и выбираете, что и куда сохранять. В указанном каталоге как раз и получите кучу psm и dra.

[mr.Shel]

Добрый день!
Возникла загвоздка при создании package symbol, а может дело в чём то другом. Помогите разобраться!
Получил схему от разработчика, выполненную в OrCad. Наши базы элементов не объедены поэтому столбец PCB Footprint заполнил руками. При импорте в Board всплыли ошибки связанные с тем, что разработчики используют не все выводы микросхем. Вот здесь и заключается загвоздка. Аллегро у нас не давно, база элементов только создаётся. Для уменьшения базы, элементы называются по типу корпуса. На данный момент, для устранения описанных выше ошибок, создаётся новый package symbol в котором неиспользуемые, в данной схеме, pin'ы меняются на механические. Таким образом проблема решается, но в базе появляются элементы с именами, например, SO-8 (оригинал) и его "уродцы" SO-8_2_7 (что означает, что выводы 2 и 7 механические).
Помогите разобраться, может быть есть ещё какой нибудь способ устранения данных ошибок?

И если позволите ещё один маленький вопрос! Элементы создаём в package symbol, но может быть в аллегро есть утилита для создания Footprint, наподобие Pattern Editor у P-Cad'а?

[Uree]

Немного не так это делается. Корпус должен быть один, а неиспользованные пины нужно на уровне схемы описать как not connected(NC):



Аналогичным образом можно описывать выводы питания, когда их очень много, либо какие-нибудь пины заземления разъемов, которые не хочется показывать на схеме - посмотрите хелп, раздел "Using Capture with PCB Editor" и в нем "Assigning properties in Capture for use in PCB Editor". Там расписано как можно определять NC и Power пины.

Никакой дополнительной утилиты для создания футпринтов в Аллегро нет. Все необходимое уже есть в PCB Editor-e. Если Вам хочется визарда для создания, то это другое дело - при создании нового файла выберите опцию Package symbol(Wizard) - получите визард для быстрого создания футпринта. Всего в нем не сделаешь, но стандартные корпуса и все для них необходимое там предусмотрено.

[mr.Shel]

Спасибо! Но помогло только от части. Разработчики упёрлись, что не станут в УГО вводить выводы, если в справочных материалах к микросхеме они указаны как не используемые. Почитаю ветки, что там народ пишет =)

P.S. Uree на изображении, в строке PCB Footprint, записан элемент с большим количеством символов в названии... Подскажите пожалуйста где можно указать количество допустимых символов? У нас, при импортировании в Board, выдаёт ошибку, если количество символов превышает 17 знаков. При этом он считает и символы PCB Footprint и символы Name.

[Uree]

Так в том и дело, что описание пинов через NC позволяет не рисовать их в символе. Собственно для того и придумано. Получается есть пины на символе, используемые(могут быть не подключены), есть пины в корпусе(этих больше), а разницу между ними описываем как NC. Тогда они в пэкейдже тоже описаны как NC и аллегро "кушает" такой пэкейдж не поперхнувшись, потому как у него все совпадает: кол-во_пинов_на_символе + кол-во_пинов_NC = кол-во_пинов_футпринта.
Нумерация естественно тоже должна совпадать, т.е. пин может быть либо на символе, либо описан как NC. Двойное описание - ошибка, схема не упакуется.

По кол-ву символов в названиях есть два места, где могут возникнуть ограничения:
- установки собственно упаковщика



- установка длины имен в самом PCB Editor-e:

[mr.Shel]

ХМ! ????? NC - это не No pin connect? Просто строки NC у меня нет, но во вкладке пин (таблицы свойств элемента) есть No pin connect, в которой, при установки галочки соответствующему пину, вывод на УГО помечается как неиспользуемый (аналог клавиши Х). Но в данном случае вывод обязательно должен присутствовать на УГО. По тому как описываете Вы, насколько я понял, идёт просто перечисление выводов, которые помечаются как NC, при этом они могут быть не указаны на УГО?

[Tahoe]

Разработчики упёрлись, что не станут в УГО вводить выводы, если в справочных материалах к микросхеме они указаны как не используемые.

А это не их, пардон, собачье дело, ИМХО, используются выводы или не используются. В документации производителя вывод присутствует? Да, присутствует. Тогда - рисуй и не умничай.

Пример из недавней практики. Работал с GSM-модулем. В одной ревизии доки пара выводов обозначались как NC, в более поздней у них появились какие-то описания. Да, это дела служебные и, скорее всего, пользователю никогда не понадобятся. А если все-таки понадобятся?

И второе соображение. По аналогии с программированием - в исходнике надо все, по возможности, описывать явным образом. Что бы потом другие не гадали, что подразумевалось автором.

[Uree]

ХМ! ????? NC - это не No pin connect? Просто строки NC у меня нет, но во вкладке пин (таблицы свойств элемента) есть No pin connect, в которой, при установки галочки соответствующему пину, вывод на УГО помечается как неиспользуемый (аналог клавиши Х). Но в данном случае вывод обязательно должен присутствовать на УГО. По тому как описываете Вы, насколько я понял, идёт просто перечисление выводов, которые помечаются как NC, при этом они могут быть не указаны на УГО?

Теперь вообще непонятно - то Вам нужно было рещить проблему с пинами, которых НЕТ на схеме, но присутствуют в футпринте. Это решается через атрибут NC(No Connect), который нужно добавить как атрибут компонента и сделать это можно непосредственно на схеме:



Теперь Вы пишите, что вывод обязательно должен присутствовать на УГО. Если на УГО присутствуют ВСЕ выводы, то никаких проблем при упаковке схемы быть в принципе не может.
Еще раз - описание пинов через атрибут NC позволяет не рисовать на УГО ненужные пины:

The NC_PINS property, attached to a component or symbol, specifies the assignment of pins which are present on a physical package but do not have any logical connections.

2 Tahoe

Резко Вы однако взяли... Как раз только разработчик и решает, что ему нужно нарисовать на схеме. Если считает необходимым рисовать все полторы сотни пинов корпуса при использующихся полутора десятках - трудно назвать этого разработчика здравым.
Вот Вы рисовали бы ВСЕ пины этого чипа на УГО?

[Tahoe]

Резко Вы однако взяли... Как раз только разработчик и решает, что ему нужно нарисовать на схеме. Если считает необходимым ...

Что отображать, решает производитель чипа, а не разработчик. Есть документация производителя и рахождений с ней быть не должно. Что бы там не считал разработчик.

Вот Вы рисовали бы ВСЕ пины этого чипа на УГО?

Хотя приведенный пример не типичен, а скорее исключение, но все равно, отобразил бы все пины, разумеется. Вопрос только в том, как именно. В данном случае, создал бы гетерогенный part, в одну из частей которого отправил все NC.

[Uree]

Нда... знаете, когда-то УГО для больших компонентов в BGA тоже пытались нарисовать единым целым. Со всеми сотнями его ног. Как думаете, почему отказались от такого подхода?
Кстати на многие компоненты производитель не приводит изображение УГО. Рисуйте как хотите. Что будет делать такой разработчик в этом случае?

[Tahoe]

Нда... знаете, когда-то УГО для больших компонентов в BGA тоже пытались нарисовать единым целым. Со всеми сотнями его ног. Как думаете, почему отказались от такого подхода?

Сравнивать теплое с мягким не есть правильно. Я же не случайно оговорил, что в приведенном примере, УГО будет создано, как гетерогенное. Думаю, понятно, почему.

Кстати на многие компоненты производитель не приводит изображение УГО. Рисуйте как хотите. Что будет делать такой разработчик в этом случае?

Не имеет значения, в каком виде предоставлено описание. В виде картинки, в виде текста или ещё как-то. В любой документации на компонент будут описаны все пины. В этом смысле, описание "NC" ничем не отличается от описания "VCC".

А вот с чем однозначно соглашусь, так это с "рисуйте как хотите"(с). Причем даже в том случае, когда в документации есть готовая картинка, я все равно рисую так, что бы потом было удобно компоновать схему.

Кстати. Есть отличный пример, к чему приводит подход "не отображать все пины". Если пробежаться по форуму FPGA > Altera, то любимое развлечение там "не прошивается Циклон в QFP корпусе". Затем выясняется, что практически во всех этих случаях, "забыли" exposed pad на землю посадить. Ну и далее весь букет - деньги за многослойку заплачены, времени в обрез, заказано сразу стопицот экземпляров... Это прямое следствие того, что кто-то, когда-то поумничал/поленился/сэкономил и не отобразил пин в УГО.

[vitan]

Если не обращать внимания на манеру изложения Tahoe, то в реальности вопрос, что отображать, а что нет, должен решать разработчик, ибо он рисует схему и отвечает за соединения цепей.
Если он решил, что чего-то рисовать не надо, значит, так и надо.
Другое дело, что легко ошибиться.
От ошибок же страховаться можно по-разному.
Можно создать набор правил, пользоваться проверкой DRC в схематике и процессами (формализованными последовательностями) проверки схем.
А можно и тупо лепить все выводы на УГО, загромождая схему по самое "не могу".
Выбор каждый делает сам в соответствии с уровнем культуры разработки...

[Tahoe]

От ошибок же страховаться можно по-разному.
Можно создать набор правил, пользоваться проверкой DRC в схематике и процессами (формализованными последовательностями) проверки схем.

Любопытно, чем поможет DRC в вышеприведенном примере с exposed pad. Как можно проверить то, чего нет?

[vitan]

Любопытно, чем поможет DRC в вышеприведенном примере с exposed pad. Как можно проверить то, чего нет?

Смотря где будет DRC. Например, если УГО генерится из таблички в даташите, то колчиество пинов спокойно подлежит автоматизированной проверке. Ну и про процессы проверки не забывайте, о которых я сказал.

[Uree]

Я бы сказал так - описаны должны быть все пины компонента. Будут ли они отображены на УГО, на одном или нескольких, в каком месте/виде/названии - решает разработчик.
С описанием всех пинов в аллегро все хорошо, по другому не получится.

Есть еще один аргумент, хотя и не для всех он будет аргументом, привычки и логику мышления менять очень трудно или даже невозможно. Так вот - если бы реально необходимо было всегда отображать все выводы в УГО, то вряд ли во всех САПРах были бы предусмотрены возможности сокрытия некоторых пинов.

[Владимир]

exposed pad

такой же вывод как и остальные.
И если он подключается то это указывается в схеме или графическом виде (Pin отображается) или скрытым подключением (Hidden Pin)
И в том и в другом случае Drc находит отсутствие подключения

[Tahoe]

Смотря где будет DRC.

А можно попросить разъяснить сакральный смысл этой фразы? *SPY* Что значит "смотря где"?

[vitan]

А можно попросить разъяснить сакральный смысл этой фразы? *SPY* Что значит "смотря где"?

Например, в генераторе УГО.

[Tahoe]

Я бы сказал так - описаны должны быть все пины компонента.

Аминь.

Будут ли они отображены на УГО, на одном или нескольких, в каком месте/виде/названии - решает разработчик.
С описанием всех пинов в аллегро все хорошо, по другому не получится.

Обратный пример я уже привел выше - exposed pad нигде _явно_ не обозначен в документации, все на уровне ремарок, мол, "присоедините к GND". Результат плачевный.

если бы реально необходимо было всегда отображать все выводы в УГО, то вряд ли во всех САПРах были бы предусмотрены возможности сокрытия некоторых пинов.

Как, например, глупость в Оркаде, с дефолтным сокрытием power pins? Не надо слепо верить разработчикам САПР.
В САПРах много чего предусмотрено, как полезные вещи, так и вещи, из разряда "исторически сложившаяся кривость, для поддержки старых версий". Особенно это чувствительно как раз в части библиотек, потому что если бы при каждой новой версии САПР, приходиолсь править/создавать библиотеки, от такой САПР разработчики просто откажутся.

Например, в генераторе УГО.

А каким боком здесь DRC?
проверка компонента != проверка схемы

[Владимир]

пример я уже привел выше - exposed pad нигде _явно_ не обозначен в документации

Не поверю. Не встречал ни разу. Хотя были всякие.
Или вы хотите на первой странице и БОЛЬШИМИ буквами про это?.
Всегда есть указание куда должен или может подключаться такой пад

[vitan]

проверка компонента != проверка схемы

Ага. По этой логике (неправильный компонент)!=(неправильная схема), да?
Ух...

[Tahoe]

Не поверю. Не встречал ни разу. Хотя были всякие.

http://www.altera.com/literature/dp/cyclone3/EP3C10.pdf

Или вы хотите на первой странице и БОЛЬШИМИ буквами про это?.
Всегда есть указание куда должен или может подключаться такой пад

Конечно есть. В виде маленькой сноски, курсивом, в конце таблички. А вот если бы включили в нормальное описание пинов, много народу избежало бы проблем.

Еще года 3 назад ЕМНИМС какой-то step-down на iXBT обсуждался. Так там вообще в доке ни слова не было про e-pad, в смысле электрического соединения. Про тепловое - было, про электрическое - упарились искать.

Ага. По этой логике (неправильный компонент)!=(неправильная схема), да?
Ух...

По этой логике, я так и не понял, что означает фраза "DRC не в том месте".

[SSerge]

Как, например, глупость в Оркаде, с дефолтным сокрытием power pins?

Где?
Оркад не заставляет скрывать пины питания, он предоставляет возможность сделать этот пин как видимым так и невидимым, а уже окончательный выбор за разработчиком библиотечного элемента.
А на тот случай когда невидимые пины питания всё же захочется увидеть есть специально предусмотренное property по имени Power Pins Visible.

[Tahoe]

Оркад не заставляет скрывать пины питания

Перечитываем ещё раз, внимательно, что я написал.

Если не понятен термин "дефолтный", тогда пардон за транслитерацию. Заменить на "по-умолчанию". Проверить это легко: Orcad > *.olb > New Part

[Владимир]

http://www.altera.com/literature/dp/cyclone3/EP3C10.pdf

http://www.altera.com/literature/dp/cyclone3/EP3C10.xls
3 ссылка после таблицы

[Tahoe]

http://www.altera.com/literature/dp/cyclone3/EP3C10.xls
3 ссылка после таблицы

Спасибо, Кэп. Но зачем дублировать мои ссылки, только в другом формате? Что бы не повторяться, ибо вопрос остался тот же: http://electronix.ru/forum/index.php?showt...t&p=1032195

[Владимир]

За дубль извиняйте, я читаю в экселе, если есть. Оттуда удобней копировать.
Но смысл остается там УКАЗАНО куда подключать Exposive Pad

[Tahoe]

Но смысл остается там УКАЗАНО куда подключать Exposive Pad

Суть развенувшейся полемики, не в том, указывать или нет, а в том, в каком виде указывать пресловутые e-pad, явно или "подразумевать". Изначально речь зашла о том, отображать пины на УГО в явном виде или прятать их, ради экономии места на схеме. Аргументировалось это, в основном, тем, что, мол, в САПР есть такая возможность. Мягко говоря, слабоватая аргументация, потому что в САПРах полно разных возможностей, но не все они полезны. Кстати, к чему приводят подобная экономия, отлично знают все программеры, большинство по этим граблям уже прошлись. Для таких экономных, которые любят писать в стиле "int a", вместо нормального, полного имени переменной, даже термин специальный существует - г*внокод.

Далее, я показал пример с Альтерой, к чему приводит экономия одной строчки в документации - к реальным геморроям для пользователей. Если e-pad такой же полноправный пин, как и все остальные ( в этом, судя по всему, разногласий нет ), то и в документации его следует указывать не какими-то левыми сносками, а описывать там же, где и остальные пины.

P.S.
Если продолжить тему экономии места, тогда зачем стесняться? На примере того же e-pad, не надо его вообще рисовать, нив УГО, ни в footprint. Будем "подразумевать", что под корпусом есть полигон, что этот полигон соединен с GND и просто вскроем маску под футпринтом, вот это будет экономия! Правда всякие DRC перестанут работать, но это уже мелочи...

[mr.Shel]

Основной вопрос состоял в том, чтобы неиспользуемых выводов НЕ было на УГО. Спасибо, всё получилось! Завтра начну внедрять в массы =).
Не получилось увеличить количество символов в названии.

P.S. Чем меньше лишней информации на поле, тем проще разбирать схему, особенно при подключении к элементам с большим количеством выводов. Однако корректировать (дорабатывать) схему, на мой взгляд, удобней когда ты видишь нужный тебе вывод.

[Владимир]

Суть развенувшейся полемики, не в том, указывать или нет, а в том, в каком виде указывать пресловутые e-pad, явно или "подразумевать".

Вроде бы "пресловутые e-pad" выросли потом, как реакция на "неиспользуемые"

Изначально речь зашла о том, отображать пины на УГО в явном виде или прятать их, ради экономии места на схеме.

Мне показалось, речь шла не просто о пинах, а о тех, которые не используются всегда, и формально том только механические ноги. Кстати куча микросхем, где действительно в стандартных посадочных местах, эти пады и отсутствуют.

отображать пины на УГО в явном виде или прятать их, ради экономии места на схеме.

вот тут я сторонник "в явном виде ". Тут взгляды наши совпадают. Я за то, что все пины, которые назначены в PDF, были отображены в компоненте. (к статие для много гейтовых схем, не все гейты могут быть показаны. Хотя я сторонник показывать и все гейты)

Кстати, к чему приводят подобная экономия

Знаю. Боком выходит

Если e-pad такой же полноправный пин, как и все остальные ( в этом, судя по всему, разногласий нет ),

нету разногласий. Я первый об равноправии сказал

то и в документации его следует указывать не какими-то левыми сносками, а описывать там же, где и остальные пины.

А это претензии не по адресу. Речь шла о разработчиках схем. а претензия к составителям dataseet

Если продолжить тему экономии места

Не надо. Я не экономлю. и рекомендации топологу пишу

Основной вопрос состоял в том, чтобы неиспользуемых выводов НЕ было на УГО.

Давайте дадим определение. Что такое неиспользуемый вывод.
1. тот ,, соответствующий PAD, которого не имеет никаких электрических соединений с другими PAD
2. Тот, к которому на схеме ничего не будет подключено
3...
Кто больше?

[Tahoe]

Вроде бы "пресловутые e-pad" выросли потом, как реакция на "неиспользуемые"

Скорее как пример из реальной жизни, что бы показать, к чему приводят неявности.

Мне показалось, речь шла не просто о пинах, а о тех, которые не используются всегда, и формально том только механические ноги.

А откуда это известно? Я выше приводил пример, когда в ранней ревизии документации, ноги были NC, а в более поздней стали уже не NC.
Кроме того, иногда в документации встречается указание, соединить все NC ноги с GND.
Это я ещё молчу про такие примеры

Кстати куча микросхем, где действительно в стандартных посадочных местах, эти пады и отсутствуют.

Очень показательно, кстати. Смотрим IPC-7531, как обозначаются подобные корпуса. Если у SOxxx-8 отсутствуют пара ног, его все равно обзовут полным именем: SOxxx-8_6 Т.е. принцип тот же, все должно быть указано явно.

А это претензии не по адресу. Речь шла о разработчиках схем. а претензия к составителям dataseet

Это, собственно, не претензия. Скорее пример того, к чему приводят неявности. В случае с документацией, этот пример более выпуклый. Не отображать на УГО пины NC - из той же оперы, с теми же последствиями.

[Владимир]

А откуда это известно? Я выше приводил пример, когда в ранней ревизии документации, ноги были NC, а в более поздней стали уже не NC.

Все известно только из документации. Какая ревизия будет через 5 лет-- никто не знает. Элемент создается на этапе действующей документации и должен ей соответствовать. это главный принцип.
Новые ревизии-- это все равно новый выпуск плат, новая документации, извещения о внесении изменений и так. далее

[PuHaT]

Здравствуйте.
Помогите пожалуйста решить следующую проблему. Жизнь заставила связаться с Cadence. Необходимо найти отсутствующий в библиотеке компонент. Как по шагам произвести поиск нужного компонента (УГО, футпринта) в библиотеках на интернет ресурсах?
Спасибо.

[vitan]

Спасибо.

Не за что. Сформулируйте вопрос по-человечески. Как можно найти компонент, которого нет? Хоть о каком софте речь? Кейденс большой...

[PuHaT]

Не за что. Сформулируйте вопрос по-человечески. Как можно найти компонент, которого нет? Хоть о каком софте речь? Кейденс большой...

Попробую.
Для составления схемы в Cadence Allegro SPB_16.5 и дальнейшей разработки печатной платы необходимо найти компонент, который отсутствует в локальной библиотеке. Решил поискать компонент в БД из интернета. Делаю следующее: в редакторе Allegro Design Entry CIS в окне PAGE1 (создал предварительно проект) нажимаю ПКМ -> Place Database Part, перехожу в CIS Explorer -> Active Parts -> Part Number: upg, [v] Part has a footprint. Ничего не нашел.
Повторяю процедуру: в редакторе Allegro Design Entry CIS в окне PAGE1 (создал предварительно проект) нажимаю ПКМ -> Place Database Part, перехожу в CIS Explorer -> Supply Frame - HTTP Status 404 - /partsearchservlet/cadence.do . Опять неутешительно.
В общем решил сам нарисовать нужный компонент. Если с УГО я еще как-то готов морально потра... справиться, то с футпринтом вряд ли. Поэтому вопрос - где найти готовый футпринт 6-pin super minimold (sot-363) удобный для использования в Cadence Allegro SPB_16.5?
Спасибо.

[vitan]

Попробую.
6-pin super minimold (sot-363)

Понятно. Рисуется за 5 минут. Нет, за три.

[PuHaT]

Понятно. Рисуется за 5 минут. Нет, за три.

Спасибо, что потратили свое драгоценное время на мой тупой ниочемный вопрос.
Резюмирую Ваш ответ: среда разработки супер-пупер, если чего-то нет в библиотеке (99 % того, что мне нужно), то траха... рисуйте сами. Как же я сам-то не додумался до этого?! С радостью! Тем более в этой убо... превосходнейшей среде!!! Спасибо УЧИТЕЛЬ!

[vitan]

Спасибо УЧИТЕЛЬ!

Не надо так переживать. Если бы Вы нормально описали нужный Вам футпринт, то, возможно, Вам бы его тут же и выложили в готовом виде. Вы этого не сделали. У Вас еще есть шанс, приведите хотя бы чертеж нужного корпуса (а не просто слова "sot-363"). Возможно, Вам помогут. Кстати, засеките время.

[PuHaT]

Не надо так переживать. Если бы Вы нормально описали нужный Вам футпринт, то, возможно, Вам бы его тут же и выложили в готовом виде. Вы этого не сделали. У Вас еще есть шанс, приведите хотя бы чертеж нужного корпуса (а не просто слова "sot-363"). Возможно, Вам помогут. Кстати, засеките время.

Как мне переживать - я решу сам. От Вас я хотел получить информацию как и где мне искать готовые футпринты (сотни-тысячи). Вытаскивать по одному футпринту ("пода-а-а-айте пожалуйста") предварительно выкладывая еще и чертежи считаю сверх бредовой идеей (потом еще читать стандарты IPC, перепроверять неизвестно кем созданные футпринты на ошибки - это все займет гораздо больше приведенных Вами 3-5 минут). Если в такой супер-среде нет элементарной возможности оперативно найти нужный футпринт - грошь цена такой среде. Если от такой "горячей" он-лайн поддержки... ну и в том же духе :-)
Я не переживаю ...... Я ПРОСТО ВЗБЕШЕН!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!

[vitan]

Я не переживаю ...... Я ПРОСТО ВЗБЕШЕН!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!

Вах!
Говорите, жизнь заставила, связаться с кейденсом? Да многие бы только счастливы были поработать на нормальном софте!

Вопрос библиотек строго индивидуален. Обычно всем советуют пользоваться именно своими футпринтами, УГО и прочим. Если Вы не умеете создавать их, и не нашли готового, то это ведь не значит, что среда корявая? Это значит только то, что сказано в предыдущем предложении.

Вывод из нашего диалога: за час Вы так и не удосужились сформулировать нормально вопрос с приведением чертежа. Т.о. реально Вам нужен не футпринт (и уж тем более, Вы не хотите учиться его создавать), а просто Вы хотели помощи в поиске. Ну и покритиковать при первой возможности.
Поймите, мало кто Вам не будет помогать искать этот sot-363, т.к. это просто элементарщина!

А онлайн-поддержка - да, тут пора топик переименовывать давно.

Кстати, о калькуляторе IPC слыхали?

[Uree]

Бешенством делу не поможешь.
Онлайн-базы компонентов работают для зарегистрированных пользователей, с легальными лицензиями и с оплаченными техподдержкой и доступом к этой базе. Иначе на каком энтузиазме ее будут вести? Они на лени/незнании пользователей деньги зарабатывают.
Поэтому реально нужно учиться самому создавать нужные компоненты, и символы и футпринты. Как и почти для каждого другого САПРа. Увы, такова суровая действительность. Тем более специфику каждого пользователя с его особенностями проектирования и изготовления плат ни одна онлайн-база не знает и знать не может. Тем более IPC не панацея - вдруг у кого производство ниже требований(надо переделывать) или выше(можно сэкономить место на ПП/впихнуть больше компонентов = опять же переделывать). Слишком много неопределенностей...
От себя:  sot_363.7z ( 5.49 килобайт ) Кол-во скачиваний: 114

[PuHaT]

Вах!
Говорите, жизнь заставила, связаться с кейденсом? Да многие бы только счастливы были поработать на нормальном софте!

Вопрос библиотек строго индивидуален. Обычно всем советуют пользоваться именно своими футпринтами, УГО и прочим. Если Вы не умеете создавать их, и не нашли готового, то это ведь не значит, что среда корявая? Это значит только то, что сказано в предыдущем предложении.

Вывод из нашего диалога: за час Вы так и не удосужились сформулировать нормально вопрос с приведением чертежа. Т.о. реально Вам нужен не футпринт (и уж тем более, Вы не хотите учиться его создавать), а просто Вы хотели помощи в поиске. Ну и покритиковать при первой возможности.
Поймите, мало кто Вам не будет помогать искать этот sot-363, т.к. это просто элементарщина!

А онлайн-поддержка - да, тут пора топик переименовывать давно.

Если это "элементарщина" как и футпринты 0603 и т.д. так какого икса они отсутствуют в локальной библиотеке? Зато до икса там напичкано футпринтов под дип-корпуса и прочую выводную базу (кто-то ими пользуется)!!! Это что? Забота о разработчиках?
Я уже по горло насытился за неделю редактированием футпринтов (видимо и дальше придется). И четко для себя понял - рисовать и редактировать УГО и футпринты в данной среде НЕ ХОЧУ!!! Стойкое отвращение. В Альтиуме все то же самое делаю с удовольствием.
Всем спасибо, вопрос исчерпан.

Uree - отдельное спасибо за файл и за подтверждение моих догадок насчет "небескорыстной" помощи разработчикам.

Сообщение отредактировал PuHaT - Mar 7 2012, 07:48

[vitan]

Привычка свыше нам дана:
Замена счастию она.

Вы не находите, что даже "локальные библиотеки" нужно проверять и всю ответственность несете все равно Вы? Чего тогда кипятиться? Рисовать надо, и всего делов.

[Uree]

Ну удовольствие вещь сугубо индивидуальная... Я с удовольствием рисую схемы в Концепте, а платы в Аллегро. Так что на вкус и цвет, как всегда

PS Да, а еще есть такая вещь как уровень задач. Не хотел бы я некоторые вещи делать в чем-либо кроме Аллегро...

[proga]

Здравствуйте. При создании компонента я хочу назначить ему определённую высоту. Однако я столкнулся со следующей проблемой. Когда я рисую place_bound_top компонента при помощи "Add Rect", то без проблем определяю параметр Package_Height_Max. Когда же мне необходимо получить place_bound_top не прямоугольной формы, то я создаю данный obstacle при помощи инструмента "Add Line". Однако при этом параметр Package_Height_Max в свойствах данного obstacle отсутствует.
Скажите, пожалуйста, это техническое ограничение программы, или всё-таки для создания непрямоугольного obstacle можно применить другой, корректный способ.

[Old1]

Здравствуйте. При создании компонента я хочу назначить ему определённую высоту. Однако я столкнулся со следующей проблемой. Когда я рисую place_bound_top компонента при помощи "Add Rect", то без проблем определяю параметр Package_Height_Max. Когда же мне необходимо получить place_bound_top не прямоугольной формы, то я создаю данный obstacle при помощи инструмента "Add Line". Однако при этом параметр Package_Height_Max в свойствах данного obstacle отсутствует.
Скажите, пожалуйста, это техническое ограничение программы, или всё-таки для создания непрямоугольного obstacle можно применить другой, корректный способ.

Полигон place_bound_top произвольной формы нужно создавать при помощи команды shape->polygon...

[proga]

Всё понятно. Спасибо за ответ.

[PCBtech]

Как мне переживать - я решу сам. От Вас я хотел получить информацию как и где мне искать готовые футпринты (сотни-тысячи). Вытаскивать по одному футпринту ("пода-а-а-айте пожалуйста") предварительно выкладывая еще и чертежи считаю сверх бредовой идеей (потом еще читать стандарты IPC, перепроверять неизвестно кем созданные футпринты на ошибки - это все займет гораздо больше приведенных Вами 3-5 минут). Если в такой супер-среде нет элементарной возможности оперативно найти нужный футпринт - грошь цена такой среде. Если от такой "горячей" он-лайн поддержки... ну и в том же духе :-)
Я не переживаю ...... Я ПРОСТО ВЗБЕШЕН!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!

Напрасно Вы так.
Дело в том, что САПР Cadence предназначен не для разработки поделок студентами (там действительно пригодились бы готовые библиотеки), а для создания и сопровождения серьезных проектов, где зачастую нет права не только на ошибку, но и на малейшую неточность в футпринте.
К Вашему сведению, корпусов SOT-363 может быть много разных, и посадочные места под них тоже будут слегка разные.
Даже простейший, казалось бы, SO-8 - может очень сильно отличаться для разных микросхем и разных брендов.
И даже для 0402 у нас в библиотеке, например, есть 5 немножко разных футпринтов.

Поэтому, учитывая огромную номенклатуру компонентов в корпусе SOT-363 в мире,
вполне разумно было бы построить футпринт, в котором Вы уверены на 100%, по конкретному даташиту,
а не тратить время на поиск неизвестно чего неизвестно где.

А для упрощения и ускорения этой работы можно, как уже упомянули, применить программу-калькулятор посадочных мест IPC.
Тогда эта работа займет не 5-10 минут, а примерно две минуты.

[andrey74]

каким образом можно изменить текущий шрифт для text в cadence PCB Editor?

[Hoodwin]

каким образом можно изменить текущий шрифт для text в cadence PCB Editor?

Ну вот когда-то подобное обсуждали тут.

[BLAZER]

Доброго времени суток,

Уважаемые господа инженеры, к вам такой вопрос.
Начал осваивать Cadence Allegro( имея небольшой опыт в Mentor Graphics EE и достаточный в Altium Designer).
Решил начать с прорисовки компонентов с сайта analog.com, там были нужные мне микросхемы. Я установил программу UltraLibrarian (бесплатная версия с урезанным функционалом выложена там же), и на выходе получил компоненты в формате *.brd и *.dra, больше ничего кроме логов на выходе не было. Поискав информацию, узнал что это файлы механического чертежа для печатных плат. При этом сама программа была настроена правильно ( я выбрал софт Allegro 15.0 or newer).

Вопровы про существу следующие.
1) Для того чтобы получить библиотеку с компонентом, что мне надо сделать? продолжать разбираться в UltraLibrarian или же лучше создать библиотеку через Capture?
2) Я пробовал создать схему в Capture. библиотеки с форматом *.olb цепляются, схема рисуется, как мне здесь подключить посадочные места, чтобы подцепить footprint?
3) Завершающий вопрос, который объединяет и дополняет предыдущие.
Как правильно строить поток проектирования ( design flow) для печатных плат в Allegro? начиная с прорисовки УГО и посадочных мест заканчивая gerber- файлами?
С чего лучше начать ,что почитать, или посмотреть какие видео?

Заранее благодарен.

[vitan]

BLAZER
1. Смотря где будет схема и смотря что понимать под библиотекой. Обычно САПРы позволяют оперировать т.н. компонентами, в них объединены УГО и ПМ в одной сущности. Если Вы про такие библиотеки, то не скажу, ибо этот путь не использую. Я для себя под библиотекой для аллегро понимаю набор ПМ, каким-то образом упорядоченный. Для его генерации все средства хороши, начиная от самого аллегро и заканчивая Вашим генератором. Кстати, это некий ULADI_CIS?
3. Война и мир покороче будут... Задавайте конкретные вопросы.

[Uree]

А не существует для Аллегро интегрированных библиотек с компонентами. Отдельные файлы для ПМ и указание на них атрибутом PCB_FOOTPRINT.

[BLAZER]

Спасибо за ответы.
for vitan: я так понимаю, что мы оба имеем в виду один продукт, только этот заточен под AD? ссылка на него -
http://www.analog.com/en/audiovideo-produc...footprints.html
for Uree: Маленькое уточнение - я работал в Capture, и там в свойствах я видел этот пукнт, где подключается ПМ. Но это было уже после моего поста...

Тогда сейчас буду уточнять вопросы.
1) В целях упрощения освоения буду работать в Capture.
Для того чтобы создать печатную плату, что нужно?
Я уже освоил как нарисовать УГО, и как нарисовать схему. В какой утилите нарисовать ПМ или откуда можно их взять?

Работаю в пакете Cadence Allegro PCB 16.5.000.

[Uree]

В самом Аллегро ПМ и рисуются. Только в их терминологии применяется название футпринт(в атрибутах схемы), Symbol Drawing(это уже в Аллегро, файлы типа *.dra) и Package Symbol (это файл *psm, который считывается Аллегро при установке корпуса на плату). Поэтому в библиотеках двойной набор файлов - *.dra и *.psm - одни создаются и редактируются, вторые автоматом генераятся при сохранении первых и вчитываются в ПП в процессе его проектирования.
Есть еще механические символы, символы-шейпы, форматки, флэши и джамперы, но это потом разберетесь.

Чтобы нарисовать плату нужно:
- нарисовать схему, прописав в ней названия футпринтов
- аннотировать схему и упаковать(сгенерить нетлист для PCB Editor-a)
- создать(или взять готовый) файл платы(Board, *.brd)
- создать(достать) футпринты используемые в схеме(попутно с футпринтами надо еще будет создавать падстэки в них используемые, каждый падстэк, как и футпринт - в отдельном файле)
- прописать в Аллегро пути к библиотекам(к корпусам и падстэкам)
- вчитать в Аллегро сгенеренную в схеме упаковку(нетлист)

Все, теперь в файле платы находится вся инфа со схемы и можно собственно проектировать ПП - расставлять компоненты, определять констрейны и "рисовать"

[vitan]

for vitan: я так понимаю, что мы оба имеем в виду один продукт, только этот заточен под AD?

Видимо, да, наверно аналоговцы сделали какую-то свою версию или просто продвигают... Про ipc-7351 не забываем.

[BLAZER]

to Uree: на схеме в свойствах компонента, я нашел куда прописывать атрибут PCB_FOOTPRINT, и тут надо прописать только название, без указания полного адреса? Но так нужно делать для каждого элемента, без возможности автоматически прописывать для каждого элемента извлекаемого из библиотеки? Другой момент - соответственно файлы *.dra и *.psm должны иметь то же самое название, что и PCB_FOOTPRINT?

Я прописал произвольное название для этого атрибута, и у меня создание netlist'а успешно прошло.

[Bear_ku]

На момент создания списка цепей ведется проверка заполнения полей PCB Footprint, а их наличие проверяется в момент загрузки в PCB Editor (должно совпадать с именем файла). Пути задаются в настройках пользователя.
Само поле можно заполнить в библиотеке, либо использовать базу данных.

[Chip115]

Всем привет! Столкнулся с проблемой. Не могу понять, где настраивается расстояние от края платы до меди? Надеюсь я правильно понял назначение ораньжевого прямоугольника, создаваемого при использовании board outline . Скриншот в приложении. И где настраиваются нормы проектирования? И почему не отображаются линии связи цепей питания после добавления компонентов на пп?

Сообщение отредактировал Chip115 - Jul 14 2012, 10:55

Эскизы прикрепленных изображений

 

[Uree]

Граница меди задается через Route Keepin. На плате он может быть только один. При задании границы платы(board outline) он добавляется автоматически, с заданным отступом(Board Edge Clearance).

Нормы проектирования настраиваются в Constraint Manager:



Включение/выключение проверки заданных констрейнов включается в Setup -> Constraints -> Modes...



Цепи питания как правило имеют атрибут Voltage. Для цепей с таким атрибутом отображение соединений отключается. Чтобы включить удалите значение атрибута в СМ:

[HEoH]

Как экспортировать нормальную 3Д модель из PCB Editor? Export -> IDF дает только унылую модельку с параллелепипедами, образованными Place Bound Top и Height_Max. Даже тут странности возникают=) Почему при экспорте в файле библиотеки компонентов всегда все рисуется "квадратами", в то время как в символе элемента place bound top образована окружностью?!?!

[vitan]

Как экспортировать нормальную 3Д модель из PCB Editor?

А откуда ей взяться? Исходных данных-то нету. Нормальную модель надо еще строить в нормальном 3D-сапре на основе как раз IDF.