Полигоны земли и питания в МПП Опции

[+Zaryad]

Здравствуйте, помогите пожалуйста сделать выбор. Я хочу сделать четырехслойную печатную плату, на которой располагается три FPGA.
Какой лучше сделать полигон питания(на внутреннем слое) общий для всех FPGA или три отдельных полигона для каждой FPGA, соединяющиеся в точке на преобразователе напряжения?
Как я понимаю соединение питания каждой отдельной FPGA в точке на преобразователе снизит влияние их друг на друга.

[Uree]

Уууу... сильная заявка. Три FPGA на 4-х слойке - оооочень сильно сомневаюсь. Посмотрите внимаетльно в доках сколько на них питаний, а потом придумайте, как их все разложить в одном слое. Придумаете - возможно получится 4-х слойка.
По собственному опыту: за последние три года ни один проект с FPGA в 4-х слоях не уложился, минимум шесть(один раз получилось), а в остальных случаях восемь слоев и больше.

[vicnic]

Здравствуйте, помогите пожалуйста сделать выбор. Я хочу сделать четырехслойную печатную плату, на которой располагается три FPGA.
Какой лучше сделать полигон питания(на внутреннем слое) общий для всех FPGA или три отдельных полигона для каждой FPGA, соединяющиеся в точке на преобразователе напряжения?
Как я понимаю соединение питания каждой отдельной FPGA в точке на преобразователе снизит влияние их друг на друга.

Рекомендую почитать
http://elart.narod.ru/articles/article2/article2.htm
Там же есть еще статьи по теме.

[Alex Ko]

Уууу... сильная заявка. Три FPGA на 4-х слойке - оооочень сильно сомневаюсь. Посмотрите внимаетльно в доках сколько на них питаний, а потом придумайте, как их все разложить в одном слое. Придумаете - возможно получится 4-х слойка.
По собственному опыту: за последние три года ни один проект с FPGA в 4-х слоях не уложился, минимум шесть(один раз получилось), а в остальных случаях восемь слоев и больше.

Мой опыт свидетельствует об обратном, хотя многое зависит от конкретики. Но процентов70 моих плат с ФПГА разведено в 4 слоях, остальные, кроме тех, где имеются спец. требования (типа уменьшения излучения и пр.) - в 6, причём все работают.
Что касается земель, то, если нет особых причин (типа разделения аналоговых и цифровых земель), можно делать общую, как правило, в виде Plain-слоя

[+Zaryad]

Спасибо, Vicnic, полезная ссылка. Полигон земли я сделаю сплошным на весь слой, а как быть с полигоном питания. У FPGA есть питание ядра 1,2 В и питание выходных каскадов 3,3 В(такое же питание остальных МС). Полигон питания 3,3 В я так же сделаю сплошным. Можно под каждой FPGA сделать вырезы в полигоне питания 3,3 В и сделать там полигоны питания 1,2 В. Будет ли это правильным ?

[Uree]

Похоже речь не об FPGA, а о CPLD... они могут обойтись парой питаний. В FPGA питаний как правило куда больше(ядро, банки, пре-драйверы, ПЛЛи цифровые и аналоговые и т.д.) Я собственно такой случай и имел в виду.

2 Alex_Ko

Вы тоже говорите о простых CPLD/FPGA в QFP/QFN корпусах? Там вполне возможно на 4-х слойке все сделать, не вопрос.

В общем да, не мешало бы изначально написать тип/размер корпуса микросхемы. А то каждый начинает вспоминать свой опыт, а он может быть весьма отличен

[Ariel]

Полигон питания 3,3 В я так же сделаю сплошным. Можно под каждой FPGA сделать вырезы в полигоне питания 3,3 В и сделать там полигоны питания 1,2 В. Будет ли это правильным ? [/size]

Ну, в общем то все зависит от токов, потребляемым каждым из питаний. Если ток например всего 100mA, то нет особого смысла делать широкий полигон.

[Ant_m]

Можно под каждой FPGA сделать вырезы в полигоне питания 3,3 В и сделать там полигоны питания 1,2 В. Будет ли это правильным ?

А у вас разве имется выбор? На 4-х слоях то? Или плата настолько проста что вы можете 3 слоя выделить под питание?

[vicnic]

Точно, поднял старый проект, 2xCPLD MAXII на 6ти слоях.
ИМХО, очень уж должно быть все просто и удобно, чтобы в 4х слоях ПЛИС развести.

Эскизы прикрепленных изображений

 

[Uree]

Вот и я вспоминаю проекты с FPGA, здесь на скрине как раз их 3 штучки влезло:



и думаю - какие могут быть 4 слоя??? Тут бы в 8-ми разместиться...

Хотя чаще достаточно уже одной, чтобы весело на плате стало:

[+Zaryad]

Uree, FPGA от CPLD я отличаю, ПЛИС фирмы XILINX Spartan 6 в корпусе TQFP, у нее всего три разных питания два из которых 3,3 В.
Ant m прав выбора у меня нет, придется делать как написал выше.

[Serhiy_UA]

Вот и я вспоминаю проекты с FPGA, здесь на скрине как раз их 3 штучки влезло:
...
и думаю - какие могут быть 4 слоя??? Тут бы в 8-ми разместиться...

Хотя чаще достаточно уже одной, чтобы весело на плате стало:
...

Uree, большое Спасибо, что выкладываете фото своих плат! Примеры получаются удачными.
Есть небольшие вопросы. На второй фото, что с одним FPGA, похоже стоит SO DIMM c DDR2, если не ошибаюсь..
Какая получилась тактовая частота у DDR2?
Какая ширина проводников к DDR2 и какая толщина текстолита между проводниками и опорным подстилающим слоем?
При выравнивании проводников "змейкой", каким получилось минимальное расстояние между дорожками одного и того же проводника?

[Uree]

Немного ошибаетесь. Там SO-DIMM DDR3, на какой частоте заработала точно не знаю.
Толщина... не суть важно какая, трассы считалась для импеданса в 43 Ома, зазор между сегментами при выравнивании устновлен в 3 ширины трассы.