Всем доброго времени суток!
Вопрос к гуру Хilinх. Разработал плату, в котрой разъем JTAG подключается непосредственно к FPGA, а выход TDO поступает на TDI внешней ПЗУ. В связи с нехваткой объема ПЗУ поставил еще одну. То есть схема приблизительно следующая:
JTАG -> FPGА -> PRОМ1 -> PRОМ2 -> bak to JTАG .
Терзают смутные сомнения: Работать то будет такая схема?
Или надо было только так:
JTАG -> PRОM1 -> PRОM2 -> FPGА -> bak to JTАG ?
Всем спасибо!
P.S.: Плата уже в производстве, корректировку провести не успеваю
Правильно сформулированый вопрос содержит в себе половину ответа.
P.S.: Некоторые модераторы в качестве ответа так навязчиво предлагают посетить свой сайт, что иначе как саморекламу такие действия интерпретировать сложно.
Последовательность JTAG для Xilinx
Nov 8 2012, 06:14
