ADS5400 + FPGA., Некорректный приём данных с АЦП. Опции

[InsaneLogic]

Здравствуйте, вуажаемые форумчане!

У нас есть плата с ADS5400 на борту. Она соединяется с микромодулем, несущим ПЛИС
через высокоскоростные разъёмы расширения. Проблема в том, что при считывании данных
с АЦП видны сильные выбросы при пересечении нуля синусом. Причём, сбой возникает в
одном бите и только в момент пересечения нуля.
Картина вот такая:

Чем это может быть вызвано?

С уважением, Михаил.

[Джеймс]

Хорошая картинка, но еще понадобится подробное описание в каком режиме работает ADS5400, как он сконфигурирован. Частота CLK как я понял (телепат...) 250MHz?

[dm.pogrebnoy]

Дифф. пары не инвертированы? Перевод в дополнительный код где производится?

[InsaneLogic]

Входная тактовая частота - 1024 МГц;
Вывод данных - по одной шине (Шина "А");
Частота дискретизации входного сигнала - 1024 МГц;
Тактовая частота выходных данных - 512 МГц (используется DDR);
Источник опорного напряжения - внутренний;
Формат данных - двоичный дополнительный;
Режим синхронизации данных - отключен;
Опции LVDS - нормальный режим;
Выходной ток LVDS 3,5 мА;
Опции внутренней терминации LVDS - внутренний 100 Ом резистор.

[_pv]

какая-то определённая комбинация младших битов умудряется опрокинуть 8ой бит.
посмотрите на гистограмме шумов около нуля всегда ли так? ну и что происходит на 8 бите шины может сопли какие?

[InsaneLogic]

Дифф пары не инвертированы. Перевод в дополнительный код происходит в АЦП.
На малых частотах дискретизации такого явления не наблюдается.

[Джеймс]

какая-то определённая комбинация младших битов умудряется опрокинуть 8ой бит.

Нее, просто t_setup/t_hold "на пределе". Может constrain-ы не заданы или неправильно заданы. Или нужно тонко двигать фазу CLK.
А может даже в трассировке печатной платы проблема. Все-таки 500 MHz.

[dm.pogrebnoy]

Что за ПЛИСина? Данные на входе ПЛИС десериализуются хотя бы в два раза?

[ViKo]

Разряд D9, который дает скачек на 512 единиц, не успевает установиться до того, как регистрируется в ПЛИС.

[InsaneLogic]

ПЛИС - Spartan-6 xc6slx150. Данные поступают в ПЛИС, там принимаются с использованием DDR (получается 1024MSPS) и десериализируются восьмикратно - на выходе десериализатора имеем 8 шин данных с частотой 128 МГц. От этой частоты тактируется и внутренняя логика ПЛИС и, собственно, ChipScope, посредством которого были сняты данные.

[dm.pogrebnoy]

ЕМНИП, BUFIO2 тянут только 500 МГц. Какой спидгрейд кристалла у вас?

[InsaneLogic]

Спидгрейд кристалла -3. Тактовая частота данных, подаваемых на кристалл, 512 МГц. DDR создаётся за счёт двух BUFIO2, на одном из которых сигнал инвертирован (всё как описано в XAPP1064).

[dm.pogrebnoy]

Джиттер тактового синтезатора? Хотя нет, не то. Было как-то раз - были смешные тычки в АЦП от E2V в одном и том же месте. Оказалось это фича. Вообщем сдаюсь.

[rsv]

А входные тайминги как прописаны? Картинка выглядит так, как будто повалились тайминги

[InsaneLogic]

По поводу таймингов - очень возможно такое. Но на всякий случай, выложу и картинку с разводкой линий данных.



Это - верхний слой. Меня терзают смутные сомнения по поводу, собственно, геометрии дорожек в шине данных. Опыта, просто, у нас в таких высокоскоростных вещах нет.

Сообщение отредактировал InsaneLogic - Apr 18 2013, 17:35