не запускается DDR3 на ките КС705 Опции

[ovs_pavel]

День добрый. Есть кит КС705. На нем SODIMM на основе м/сх DDR3. С помощью MIG`а сгенерил корку. Взял из нее пример (example_top) вставил traffic_gen и все скомпилил. Предварительно ввел все констрейны с ucf файла. Но заветный сигнал calib_init в единицу так и не идет. Возникает вопрос почему?

Частота ui_clk (200 МГц) и сигнал ui_reset - формируются.

Не понимаю почему не запускается, т.к. сделал все как описано в доке.

Сейчас с помощью chip_scopa пытаюсь вывести сигналы, но не получается. Не знаю как подключить например сигнал ras, он задается как:

assign out_ras_n = mem_dq_out[48*RAS_MAP[10:8] + 12*RAS_MAP[5:4] + RAS_MAP[3:0]];

и в chip_scope совсем не виден. Подскажите с чего начать смотреть.

[KalashKS]

День добрый. Есть кит КС705. На нем SODIMM на основе м/сх DDR3. С помощью MIG`а сгенерил корку. Взял из нее пример (example_top) вставил traffic_gen и все скомпилил. Предварительно ввел все констрейны с ucf файла. Но заветный сигнал calib_init в единицу так и не идет. Возникает вопрос почему?

Частота ui_clk (200 МГц) и сигнал ui_reset - формируются.

Не понимаю почему не запускается, т.к. сделал все как описано в доке.

Сейчас с помощью chip_scopa пытаюсь вывести сигналы, но не получается. Не знаю как подключить например сигнал ras, он задается как:

assign out_ras_n = mem_dq_out[48*RAS_MAP[10:8] + 12*RAS_MAP[5:4] + RAS_MAP[3:0]];

и в chip_scope совсем не виден. Подскажите с чего начать смотреть.

У меня такое было, когда неверно выбирал компонент в coregenerator'е.

[KPiter]

работает ли готовый из референс дизайна .bit файл на плате? Проверте, что у вас в xdc есть:
#------------------------------------------------------------------------------------------
# Internal VREF constraints
#------------------------------------------------------------------------------------------
set_property DCI_CASCADE {32 34} [get_iobanks 33]

Сообщение отредактировал KPiter - Jul 9 2013, 19:23

[ovs_pavel]

работает ли готовый из референс дизайна .bit файл на плате? Проверте, что у вас в xdc есть:
#------------------------------------------------------------------------------------------
# Internal VREF constraints
#------------------------------------------------------------------------------------------
set_property DCI_CASCADE {32 34} [get_iobanks 33]

Вот эту опцию (DCI Cascade) я даже не включал. Просто указал Internal Termination Impedance = 50. Хотя в ucf-файле всего проекта нашел такой вот констрейн:
CONFIG DCI_CASCADE = "33 32 34";

[ovs_pavel]

После того, как в констрейнах прописал эту опцию - CONFIG DCI_CASCADE = "33 32 34";
через раз стала проходить калибровка, т.е. в тестовом проекте выставляется сигнал окончания калибровки и инициализации памяти. Но очень нестабильно, т.е. например из 3-5 включений выключений калибровка проходит лишь раз. Может необходимо уменьшить частоту шины (хотя в примере ее выставляют 800 МГц)? Или что-то сделать еще необходимо?

[ovs_pavel]

Утро доброе коллеги. В продолжение экспериментов с платой Kintex-7 и контроллером DDR3. Взял и понизил частоту шины памяти с 800МГц до 400МГц. Калибровка проходит всегда. Видимо 800МГц - для этой платы работает что-то на пределе. А кто-нибудь покупал данную отладочную плату? И есть ли подобная проблема?