Помогите с конгстреймами Опции

[bva_rzn]

Добрый вечер.

Помогите с конгстреймом.

Есть параллельный АЦП (25 МГц).Его тактирую от отдельного кварцевого генератора.
С АЦП сигнал валидности данных (DV) тактирует ПЛИС (DE0-nano, Cyclone IV). Этот сигнал завожу на pll получаю 50 МГц и использую его для тактирования в SignalTap.
Вот код:

module Main (input clk,input [11:0] data_ADC,output clk_25,output clk_50,output lock,output [7:0] data);

reg [7:0] tmp;
reg [15:0] cont;

pll pll1(.inclk0(clk),.c0(clk_25),.c1(clk_50),.locked(lock));

always @(posedge clk_25)
begin
if(lock)
begin
cont <= cont + 1'b1;
if(cont == 16'b1111111111111111)
tmp <= tmp + 1'b1;
end
end

reg [11 : 0] adc_io_reg;
reg [11 : 0] adc_reg;

always @(negedge clk_25)
begin
if(lock)
{adc_reg, adc_io_reg} <= {adc_io_reg,data_ADC};
end

assign data = tmp;
endmodule

Файл sdc:
set_time_format -unit ns -decimal_places 3
derive_clock_uncertainty

create_clock -period 40.000 -name {clk} [get_ports {clk}]
create_clock -period 40.000 -name {virt_clk}

set_clock_groups -exclusive -group {clk virt_clk}
derive_pll_clocks

Вопрос: как описать описать тактирование по заднему фронту?
Или сдвитуть по фазе clk_25? Как тогда описать?

В SignalTap идёт один мусор.

Спасибо.

Эскизы прикрепленных изображений

 

[Swup]

Ваша запись породит инвертор на каждом триггере.
Лучше сдвинуть фазу клока, что равносильно инверсии. Потом вывести это дело на глобальную тактовую линию.

Если клок создать вот так:
assign clk_n = ~clk;

То в SDC примерно следующее:
create_generated_clock -name {clk_n} -invert -source [get_ports {clk}] [get_ports {clk_n}];

ПС а зачем вам виртуальный клок?

[DENth]

Очень странно, что при 25 МГц Вы получаете сплошной мусор. Вы уверены, что в сигнал тапе выбран правильный формат отображаемых даных? Вероятно, Вы должны были пробовать, но тем не менее скажу - в Bus Display Format выберите Unsigned или Signed Line Chart. Это даст наглядное представление об искажениях сигнала. Заодно можете приложить скриншот.