Правильно ли я задаю констрейнты для конкретных АЦП и ЦАП?, В режимах Source-Synchronus Input и Source-Synchronus Output. Опции

[FLTI]

Здравствуйте!

Исходные данные:
16-битный поток с АЦП подаётся на входы ПЛИС Altera Cyclone IV GX и после обработки в ней выдаётся на ЦАП, подключенный к выходу этой же ПЛИС.
На начальном этапе тестирования требуется подключить АЦП и ЦАП напрямую через ПЛИС, чтобы проверить прохождение сигнала напрямую с АЦП на ЦАП как бы “в отсутствии ПЛИС”.
Для этого в ПЛИС задаю такую схему, в которой вход по схеме Source-Synchronus Input, а выход – по схеме Source-Synchronus Output.


Исходные данные, приведённые в даташите.
На АЦП:

Период клока 6.73 нс, то есть t9=t10=3.367 нс

На ЦАП:

Input Data Setup Time = MIN tVSU = 1 nS
Input Data Hold Time = MIN tVHLD = 0.7 nS
Типичные и максимальные значения tVSU и tVHLD не указаны ( стоит прочерк ).
Период клока 6.73 нс.

Подскажите пожалуйста правильно ли я задаю для констрейнты для этой схемы?
Теорию изучал, а вот чтобы параметры конкретных АЦП и ЦАП заносить в констрейнты , ни разу не приходилось.

Для АЦП:
create_clock -period 6.73 ns -name {clk_ADC} [get_ports { clk }]
create_clock -period 6.73 ns -name {virt_clk_ADC}
set_clock_groups -exclusive -group {clk_ADC virt_clk_ADC}

set_input_delay -clock {virt_clk_ADC} -max 0.3 [get_ports {DATA_IN[*]}]-clock_fall
set_input_delay -clock {virt_clk_ADC} -min 0.0 [get_ports {DATA_IN[*]}] -clock_fall

Для ЦАП:
create_clock -period 6.73 ns -name {clk_DAC} [get_ports {clk}]
create_clock -period 6.73 ns -name {virt_clk_DAC }
set_clock_groups -exclusive -group { clk_DAC virt_clk_DAC }

set_output_delay -clock {virt_clk_DAC } -max 1.0 [get_ports {DATA_OUT[*]}]
set_output_delay -clock {virt_clk_DAC } -min -0.7 [get_ports {DATA_OUT[*]}]

[FLTI]

Проверил прохождение сигнала напрямую с АЦП на ЦАП как бы ”в отсутствии ПЛИС” очень просто - вот по такой схеме ( проверено на железе ):


А вот как в реальной схеме в констрейнтах set_input_delay и set_output_delay правильно задать значения min и max по данным из даташитов на АЦП и ЦАП ?
Вот реальная схема, где красным обозначена внутренняя часть схемы, которая не влияет на констрейнты:

АЦП тактируется клоком clk_in, а ЦАП тактируется клоком clk_out.
Данные из даташитов на АЦП и ЦАП даны в предыдущем посте.
Эту схему пока не могу проверить на железе, но заранее хотел бы для неё выяснить - как в set_input_delay и set_output_delay правильно задать значения min и max по данным из даташитов на АЦП и ЦАП?