Простой интерфейс с DDR2 Опции

[Михаил.К]

Здравствуйте, возможно не туда пишу и не так пишу, но проблема в следующем, нужна память для проекта.
Решил задействовать DDR2 256 MB http://www.altera.com/literature/manual/rm..._host_board.pdf 2–48 .
Чтобы её использовать предлагают использовать интерфейс DDR2 http://www.altera.com/literature/hb/extern...emi_tut_ddr.pdf 2 глава.
Теперь проблема, я хочу простой интерфейс с входной и выходной шиной данных, шиной адреса, сигналами записи и чтения , парой флагов о работе памяти(для того чтобы писать когда нужно и читать когда нужно). Мне не нужно разгонять память, мне надо добавить в проект квадратик с названием DDR2 и забыть о нем. Для людей которые с этим работают займет пару секунд, а для меня чайника это сложная задача. Понимаю, что это где то уже все есть, но я не нашел. Перевод, с помощью переводчика, зарубежной литературы так же плохо мне помог. Готовые проекты есть на сайте altera, но вытащить или преобразовать в мой заветный квадратик не получается из-за плохих знаний и плохого понимания.
Всем кто откликнется большое спасибо.

[Копейкин]

Вам всё равно придётся разбираться детально, никуда не деться.
Универсального кирпичика нет.
В SOPC Builder или QSYS нужно построить систему с шиной Avalon.
Нужно подставить параметры своих микросхем в мастере.
Назначить правильные выводы микросхемы, в соответствии с даташитом.
Прописать временные ограничения.
Как-то так вкратце.

[Михаил.К]

Хорошо, я возможно плохо искал на форуме, но не нашел каких то более полных инструкций, как и откуда, что берется. Возможно, кому то кроме меня это тоже пригодится. Или меня на ту ветку отправьте или если не сложно здесь побольше информации оставьте. Наверно ясно, что я хочу получить на выходе. Элемент, который можно добавить в проект.
Сюда наверно заходят люди, которые это все реализовали, они, если им не сложно, могут подсказать хорошую литературу, по которой они сами с 0 все усвоили и сделали.

1. В SOPC Builder или QSYS нужно построить систему с шиной Avalon.
Наверное понятно, что с QSYS я не работал, открывать открывал но не больше.
2. Нужно подставить параметры своих микросхем в мастере.
Это про MegaWizard или QSYS(просто мельком видел здесь что-то про мастера)
3. Назначить правильные выводы микросхемы, в соответствии с даташитом.
Это так понимаю в Pin Planner здесь все понятно вроде.
4. Прописать временные ограничения.
Это всего скорее в TimeQuest.

Проблема во временных ограничениях, желательно в короткие сроки мне все это реализовать. Если у кого-то есть информация с помощью которой это все можно сделать поделитесь пожалуйста. На что стоит обратить внимание, на что нет. Было бы неплохо если кто то объяснил весь этот хитрый процесс, что за что отвечает.

[a-p]

Михаил, вся хорошая литература англоязычная. В QSYS вокруг шины Avalon cобирается система из готовых или своих (пользовательских) кубиков, назначаются адреса и, если необходимо, прерывания, потом производится генерация "исходников" и "служебных" файлов. Далее это все цепляется Quartus-ом. Это так, очень поверхностно. Память DDRx и соответствующие контроллеры памяти довольно нетривиальны. Причем эти контроллеры могут быть как генерируемые (soft), так и разведенные на кристалле (hard). С готовыми платами обычно проблем нет, а вот с самопальными бывают проблемы.
Опишите вашу систему поподробнее (в пределах разумного) - что за ASIC, какие интерфейсы (шины) уже есть, и т. д. Если нужна консультация - оставьте координаты.

С уважением,
Андрей

[Михаил.К]

Я хорошо понимаю что англоязычная, по возможности своими силами товарищей и переводчика постараюсь понять, что мне хотят сказать в ней. Я так понимаю, мне поверхностно не подойдет и нужно уяснить, как оно работает от и до? http://www.altera.com/literature/tt/tt_qsys_intro.pdf мне это все нужно прочитать или есть более подходящий источник? Cyclone III EP3C120F780C7 http://www.altera.com/products/devkits/altera/kit-cyc3.html в первом посте первая ссылка лучше наверное меня опишет устройство. Интерфейс с DDR2 во второй ссылке. Главный проект пока не создан так как не известно что я смогу подключить. Пока я освоил связь ПК с платой через виртуальный JATG.
Mihail.Karavaev@yandex.ru ICQ 400144344

[a-p]

Отослал письмо на почту

[Копейкин]

У Вас фирменная DK-DEV-3C120N ?
Что Вы планируете сделать на этой плате ?
Вам следует загрузить с прилагаемого диска или сайта рабочий пример, использующий DDR.
Обычно это объёмные проекты с поддержкой сети Ethernet или графикой.
И там посмотреть, как создан проект и подключена память.
QSYS/SOPC builder нужны, чтобы создать систему, с процессором или без.
В эту систему Вы добавляете разные "кирпичики", подставляя их параметры.
В том числе и DDR память.
Внимательно почитайте документацию и посмотрите пример.
DDR разводится на специальные выводы ПЛИС.

[Михаил.К]

Плата купленная. Да все есть, проект примера с чтением и записью в память. Для примера, если я вижу дом и не строитель, я не смогу построить такой же. Я писал выше, что у меня не хватает толку достать нужный мне элемент. Если у меня получится сделать это, возможно людям с похожей проблемой будет проще добавить в свой проект DDR.
Сейчас я и хочу заняться изучением QSYS/SOPC builder если есть хорошие маленькие примеры для понимания не откажусь. Начал изучать вот этот документ http://www.altera.com/literature/tt/tt_nio...m_architect.pdf
Специальные выводы описаны в документации к плате и в примере проекта.
Насчет прочитанной документации по самой плате. Я там только нашел описание платы, назначение выводов, ссылки на другие источники, такие как вид, разработчик DDR.
По интерфейсу. Создал проект добавил интерфейс там сгенерировался файл верхнего уровня, назначил пины, откомпилировал. И дальше я не знаю что делать, на примере сумматора, создал сумматор, добавил в проект, работаешь с ним в своем проекте. А тут видимо не так, как было сказано «тривиально»…

[Копейкин]

Ясно, "тренировочный" проект...
Документ правильный, с него и надо начинать.
Вкратце так:
1) Создать систему, как рекомендуется в tutorial:
процессор NIOSII + onchip RAM(там программа и переменные) + JTAG UART(отладочный вывод)
+DDR2 + SYSID
2)Сгенерировать в QSYS систему и вставить в проект, назначить пины.
3) Скомпилировать и загрузить в FPGA "железо".
4) Когда в NIOSII SBT, при создании проекта, мастер предложит набор шаблонов - выбрать тест памяти.
5) Будет сгенерирован проект, который тестирует области памяти и выводит отчёт в JTAG UART
6) Сгенерированный шаблон модифицировать под себя.
7) Запустить в режиме отладки, будет открыта консоль вывода NIOSII.
К сожалению, не могу найти свой пробный проект, но что вспомню - подскажу...

[Михаил.К]

хорошо огромное спасибо, если найдете, поделитесь пожалуйста. Так как DDR важная, но не основная часть проекта, посоветовали отложить её реализацию, так что сюда буду заходить реже, но выкладывать что получилось и что узнал. К сожалению если здесь не писать, то постепенно и эти 2 отзывчивых человека тоже пропадут.