Проблемы в 14.3.12, ошибки Clearance и Unrouted Опции

[ivainc1789]

Вот проапдейтился до 14.3.12 и просто в шоке. Эмоции захлестывают. Написал на AltiumLive - тему потерли и правильно сделали, т. к. ... ну невозможно. Сейчас полностью разведенная плата формата A4 переделывалась 5 часов, притом что в предыдущих релизах (примерно до 14.3) все было гораздо проще и быстрее.
Ладно бы там "новые фичи" они внедрили, но когда этот внедреж касается интерактивной трассировки - тут уж извините...

1. Не буду описывать свои мытарства, просто подскажите, если возможно, является в этом билде полигон вообще электрическим объектом? DRC на уже законченной плате выдает кучу сообщений о неразведенной цепи GNDPWR. Проверяю на плате тщательно всю цепь - визуально соединено, местами полигоном. Ранее возможно было КП одной цепи не соединять а просто заливать полигоном и это вроде бы считалось электрическим соединением. Сейчас сплошная ругань на это...
2. Интерактивщик иногда ляпает откровенные КЗ, на правила - плевать. Режим push obst... Drag проводников выполняется так погано, что потом сидишь как дурак переделываешь все вручную...
3. То, что учудили с шириной проводников при переходе с рума в рум вообще ппц. Теперь нормально между комнатами с одной шириной трека не перейти т к в маленьком промежутке между комнатами вставляется сегмент другой ширины (в полном соотв с правилами). Вот только румы то разные и теперь что, придется правила "перехода" писать? Такое хорошо бы работало для рума какой-нить БГА, но для стандартных румов - все усложняется...
4. То, что сделано в DesignRules Clearance - башка наверно не та у меня... Как теперь соотнести эту min clearance matrix с "родными" правилами AD ? Я так понял, хотели поддержать переход юзеров с PADs, но нафига валить все в одну кучу то???

Вобщем, впереди еще две довольно трудных платы формата A4 и я в растерянности... Уже давненько сижу на AD но мое мужество в постоянном преодолении его фич просто тает на глазах...

Хочу знать, я один такой или многие как ежики грызут тот самый кактус?

[Владимир]

Хочу знать, я один такой или многие как ежики грызут тот самый кактус?

Ну если не один, то таких немного.
Сообщение такого плана первое

1. является. Просто не забывайте перезаливать перед проверкой.
2. только брошенные Via так могут сделать, а так как было так и осталось
3. Не замечал проблем
4. не нравится-- не используйте. Ставьте все значения в матрице одинаковыми (они автоматом делаются)одинаковыми

[Alexey Sabunin]

Вот проапдейтился до 14.3.12 и просто в шоке. Эмоции захлестывают. Написал на AltiumLive - тему потерли и правильно сделали, т. к. ... ну невозможно.

Эмоции тут излишне, можно попробовать во всем разобраться)) Для начала про ALtiumLive, где вы писали? Предлагаю обсуждать вопросы тут - http://forum.live.altium-ru.com/forums/una...d#forums/300001

С какой версии вы обновились до AD14.3?

По поводу описанных вами вещей:
1. Странное описание, приложите пример на котором это можно увидеть?
2. Тут есть ряд настроек, которые на это влияют. Во-первых, DXP>Pref>PCB>Interactive Routing, Dragging, там внизу выбираются вариант как таскать Via и Track (Рекомендуется в обоих случаях Drag). Во-вторых, при таскании Via и Tarck в режиме Drag, происходит перестроение соседних трасс, и тут влияет настройка Routing Gloss Effort, на той-же странице настроек. Поставьте Gloss = Strong (Strong требует больше ресурсов, но на мой взгляд удобнее). Если не помогает, тогда нужно видео или картинка того что не так!
3. Также не замечал проблем, можно пример или картинку?
4. Текущая реализация не отменяет использование старой концепции! Сделали более гибко. Конечно немного не привычно, когда есть и запрос и таблица, нужно привыкнуть! Но вообще, в таблице указываете по типу объекта, а поле запроса по принадлежности к группе сигналов или региону платы.

[ivainc1789]

Эмоции тут излишне...

Мне трудно удержаться... Писал сюда: Altium Forum но уже потерли. Два пользователя успели посоветовать почистить кэш и общие настройки. Я пока этого не делал, т. к. считаю что в даном плане все ок. Все версии обновлялись с полным удалением предыдущих и импортом сохраненных ранее настроек.

1. Странное описание, приложите пример на котором это можно увидеть?

Прилагаю видео1, т. к. писать довольно долго. И так потрачено 5 часов на переделку готовой платы.

3. Также не замечал проблем, можно пример или картинку?

К сож не имею достаточно времени на это, т. к. как-то удалось пробиться сквозь эти тонкости и сделать таки разводку. Объясню словами. На плате есть два рума со своими настройками ширин проводников. Эти румы расположены впритык друг к другу с произвольным зазором скажем 2мм. Так вот, если трассировать из рума в рум, то в этом промежутке правила "старого" рума уже не действуют, а "нового" еще не действуют. А какие действуют??? А те, что лежат на дне иерархии правил ширин проводников. Именно они и применяются. Поэтому из рума в рум в большинстве случаев не удастся перейти с одинаковой шириной проводника. Это все нормально работает тока для рума с одним компонентом типа БГА - там все просто. Какую стратегию определения ширин проводников вы предложите???

4. Текущая реализация не отменяет использование старой концепции! Сделали более гибко. Конечно немного не привычно, когда есть и запрос и таблица, нужно привыкнуть! Но вообще, в таблице указываете по типу объекта, а поле запроса по принадлежности к группе сигналов или региону платы.

Эта реализация просто запутывает пользователя. Привыкнуть не проблема, но привыкать хочется к хорошему. Хорошесть этого подхода весьма сомнительна...

А вот вам и десерт. )))

[Владимир]

МНа плате есть два рума со своими настройками ширин проводников. Эти румы расположены впритык друг к другу с произвольным зазором скажем 2мм. Так вот, если трассировать из рума в рум, то в этом промежутке правила "старого" рума уже не действуют, а "нового" еще не действуют. А какие действуют???

А чего вы хотели? используйте в правилах тогда условие не внутри ROOM, а пересечение с ним. Правила будут распространяться до первого излома. если их нет в 2 мм зоне между ROOM все пройдет на ура. Если есть-- нужно правило , которое распространяется между ROOM

"Хорошесть этого подхода весьма сомнительна..."

Как кому. Мне всегда не хватало. Но привык. Теперь рад, что вернули

А вот вам и десерт.

Если про библиотеки-- то этому десерту старше чем самому алтиуму.
Я уж привык, и не обращаю внимания.

Вопрос по схемам в Алтиум.
Использую NF (non fitted) компоненты в схемах для чего использую Variants of PCB, отмечая все NF компоненты. Можно ли добавить информацию, что компонент NF или F на странице Properties for Schematic Components in Sheet (см. ниже), чтобы кликнув на компонент увидеть, что он NF или F.

Так как тут увидеть. он может и таким и таким. Только через компиляцию на вкладке листа (все кроме Editor) в режиме просмотра варианта они будут отражены так, как вы настроете

[filmi]

Эта реализация просто запутывает пользователя. Привыкнуть не проблема, но привыкать хочется к хорошему. Хорошесть этого подхода весьма сомнительна...

Считаю что данная "реализация" весьма удобна и полезна!!! Правила становятся более гибкие. В одном правиле теперь можно описать сразу несколько "ситуаций", в предыдущих версиях AD приходилось описывать в 2-5 правилах.

[ivainc1789]

Считаю что данная "реализация" весьма удобна и полезна!!! Правила становятся более гибкие. В одном правиле теперь можно описать сразу несколько "ситуаций", в предыдущих версиях AD приходилось описывать в 2-5 правилах.

Возможно вы и правы. Может я еще не привык. Но в проектах на 500...700 пинов меня все время не покидает ощущение что-то типа " ... пока одни пользователи пишут свои правила, другие просто сразу разводят...". Для супер проектов конечно правила проще написать [наверное] )))...

Если про библиотеки-- то этому десерту старше чем самому алтиуму.

если просто посмотреть ролик, то... не про библиотеки!

Еще забыл сказать, что именно с версий 14.3.11 и 14.3.12 что-то у меня много трудностей вылезло... Ранее все было довольно беспроблемно.

[Владимир]

Еще забыл сказать, что именно с версий 14.3.11 и 14.3.12 что-то у меня много трудностей вылезло... Ранее все было довольно беспроблемно.

Скорее все раньше вы их не замечали

Но в проектах на 500...700 пинов

Наверняка поэтому. припишите один нолик сзади, или 5 спереди--и не на то нарветесь

[ivainc1789]

Еще хотел спросить. Часто в PCB приходится определять свои классы цепей и структур. Т. е. акромя сгенерированных автоматически из схемы имеем и вручную созданные. Это приводит к рассогласованию схемы и платы, что видно по ECO корректировкам из схемы в плату. Я это устраняю настройками компаратора в свойствах проекта, разрешая соотв extra class differencies. Однако этот путь хорош лишь до тех пор, пока в схему не понадобится внести существенные дополнения/исправления. Тогда автогенерируемые классы приходится перераспределять программе заново, что приводит к ошибкам - ведь некоторые классы "скрыты" настройками компаратора...
Мне приходится в таких случаях снова отменять игнор extra классов, потом аккуратно делать ECO чтоб не удалила вручную сделанные в PCB классы, затем снова перестраивать компаратор на игнор.
Короче, очень неудобно или что-то не так делаю...

[Владимир]

Часто в PCB приходится определять свои классы цепей и структур ...
или что-то не так делаю...

Конечно не так. Определяйте классы только в схеме.
И инженер-схематик будет доволен, и конструтор -тополог рад

[Alexey Sabunin]

А вот вам и десерт. )))

Владимир, большое спасибо за видео! Очень интересно и доступно!
По поводу удаленного сообщения с форума - я постараюсь выяснить как так получилось.

По первому видео - вижу что что-то не так, но из видео понять не могу, нужен проект. Не могли бы вы его скинуть мне на почту? Конфиденциальность гарантирую! Или можно пообщаться по скайпу.

По второму видео - тоже странно, также нужен проект! Хотя тут больше ясности. Дорожки нолевой толщины, это Track to Track Teardrop (если вы его отключите, проблема исчезнет), у нас было такое на стадии бетатестирования и оно лечилось. Похоже не во всех случаях. Проблема в данном случае в лишних сегментах трассы (в виде точек).

[ivainc1789]

Дорожки нолевой толщины, это Track to Track Teardrop (если вы его отключите, проблема исчезнет), у нас было такое на стадии бетатестирования и оно лечилось. Похоже не во всех случаях. Проблема в данном случае в лишних сегментах трассы (в виде точек).

Обратите внимание на шаг сетки = 0.1 мм вместо обычных для меня 0.127. Это мой первый проект, где я забыл переключить сетку и вспомнил про это только в самом конце... Большинство компонентов у меня именно под шаг 0.127 мм . Может где-то опять в недрах альтиума проблемы с округлением...

[Владимир]

Еще хотел спросить. Часто в PCB приходится определять свои классы цепей и структур. Т. е. акромя сгенерированных автоматически из схемы имеем и вручную созданные. Это приводит к рассогласованию схемы и платы, что видно по ECO корректировкам из схемы в плату. Я это устраняю настройками компаратора в свойствах проекта, разрешая соотв extra class differencies. Однако этот путь хорош лишь до тех пор, пока в схему не понадобится внести существенные дополнения/исправления. Тогда автогенерируемые классы приходится перераспределять программе заново, что приводит к ошибкам - ведь некоторые классы "скрыты" настройками компаратора...
Мне приходится в таких случаях снова отменять игнор extra классов, потом аккуратно делать ECO чтоб не удалила вручную сделанные в PCB классы, затем снова перестраивать компаратор на игнор.
Короче, очень неудобно или что-то не так делаю...

Посмотрел оба видео.
Много эмоций ( это понятно, сам бываю такой)
1. Смысла показывать все ошибки не было. Достаточно только не разведенных. Тогда было бы легче разгребать.
2. Ошибка и на первом и на втором видео одна и та же, и не имеет отношения ни к PAD (как слышно в тексте в первом) или TEADROP (во втором видео)
У вас исходно в проекте есть эти линии "0" ТОЛЩИНЫ. И их надо найти и удалить.
Как они образовались--- это только вы сами сможете найти покапавшиcь в History
Найти легко, например через панель PCBLIST

Не разведенным показывает именно эти "0" ТОЛЩИНЫ, что видно в видео.
Почему знаю. Возможно к "0" ТОЛЩИНе нельзя подключится. А то что находит такое -- так это более правильно

если удалить (незаливать) полигоны-- эти ощибки продублируютмя и для раздела правил Widht

По поводу зазоров для второго случая.
Теперь Teadrop делаются полигонами, а не TRACK или ARC как раньше.
Отсюда действуют другие правила зазора.

[Alexey Sabunin]

Не разведенным показывает именно эти "0" ТОЛЩИНЫ, что видно в видео.
Почему знаю. Возможно к "0" ТОЛЩИНе нельзя подключится. А то что находит такое -- так это более правильно

Это действительно так! Но программа не должна была позволить сделать такие вещи, если конечно они не делались преднамеренно.

[Владимир]

Это действительно так! Но программа не должна была позволить сделать такие вещи, если конечно они не делались преднамеренно.

Что значит не должна. "0" ТОЛЩИНа вполне нормально, если это она имеет свойство КеepOut или лежит на механическом слое. То есть формально она ничем не отличается от толщины 0.00001 мм, которую можно ввести.
Отличие -- первую нельзя выделить наведением указателя, а только через выделение в области или панель PCBLIST и аналогичные другие. Вторую чисто технически можно, сделав максимальное увеличение или настройки привязки.

года 4-5 назад такое попадалось в чужом проекте. День потратил, чтоб найти.
Поэтому понимаю автора.

[ivainc1789]

Обсуждаемые "нулевые треки" - это результат работы функции Tools/Teardrops.
Есть более существенная [для меня] проблема версии 14.3. Потрачено опять много времени на ручную разводку TQFP-0.5. Алгоритм dragging с моей точки зрения работает неправильно! Или есть варианты?

[Владимир]

Обсуждаемые "нулевые треки" - это результат работы функции Tools/Teardrops.

Не верю. Видео не убедительно.
Не показано, что "нулевые треки" не было до того.

За всю сознательную жизнь ни разу не наблюдал такого от Teadrop.
Попадал на "нулевые треки" 1 раз лет 5 назад на чужом проекте.


По второму видео, так и не понял, что не так. Ну уменьшило зазор до минимальных зазоров, так это правильно

[ivainc1789]

Не верю. Видео не убедительно.
Не показано, что "нулевые треки" не было до того.
За всю сознательную жизнь ни разу не наблюдал такого от Teadrop.
Попадал на "нулевые треки" 1 раз лет 5 назад на чужом проекте.

А вы все же поверьте .

По второму видео, так и не понял, что не так. Ну уменьшило зазор до минимальных зазоров, так это правильно

Да нет уж, лично меня такое "правильно" не устраивает. Пользователь вручную развел корпус TQFP с контролем всех зазоров, а потом всего лишь захотел уплотнить трассы. И AD наплодил кучку ошибок при этом, наплевав на правила. А если бы пачка проводников была штук под сто? Что, опять править потом? Зачем такое нужно? Не первый год вроде работаю в AD, но в предыдущих версиях такого точно не было. И это не единственный глюк интерактивщика. Неохота вылавливать, но плюхает он треки в последних версиях от души... А ведь очевидно, ну хочется тебе перепроложить трассы, ну сделай это, тока правила то не нарушай...

[Alexey Sabunin]

А вы все же поверьте

Подтверждаю, это действительно так!

В итоге из ваших начальных сообщений:

1. Не буду описывать свои мытарства, просто подскажите, если возможно, является в этом билде полигон вообще электрическим объектом? DRC на уже законченной плате выдает кучу сообщений о неразведенной цепи GNDPWR. Проверяю на плате тщательно всю цепь - визуально соединено, местами полигоном. Ранее возможно было КП одной цепи не соединять а просто заливать полигоном и это вроде бы считалось электрическим соединением. Сейчас сплошная ругань на это...

4. То, что сделано в DesignRules Clearance - башка наверно не та у меня... Как теперь соотнести эту min clearance matrix с "родными" правилами AD ? Я так понял, хотели поддержать переход юзеров с PADs, но нафига валить все в одну кучу то???

Вызваны нолевыми регионами (а даже не треками), которые появляются в результате добавления теардропов в случае соединения дорожек со смещением. Исправим!

Есть более существенная [для меня] проблема версии 14.3. Потрачено опять много времени на ручную разводку TQFP-0.5. Алгоритм dragging с моей точки зрения работает неправильно! Или есть варианты?

это действительно выглядит странно, зазор он не должен был нарушить! Тут как раз случай, когда глоссинг, который я ранее рекомендовал включить - мешает!
Посмотрим в чем дело, немного позднее отпишу!

[Alexey Sabunin]

А вот вам и десерт. )))

Уточнение по поводу десерта. Сейчас теардропы создаются в виде регионов. У вас для комнаты MCU стоит правило TrackToRegion = 0.3, о нарушении которого честно и говорится после формирования теардропов!

[ivainc1789]

Уточнение по поводу десерта. Сейчас теардропы создаются в виде регионов. У вас для комнаты MCU стоит правило TrackToRegion = 0.3, о нарушении которого честно и говорится после формирования теардропов!

Да, это понятно. Жаль только, что общая концепция правил AD иногда мешает автоматизации. Это же САПР в конце концов. А получается, что правила формируются разработчиком не заранее, а как-то "по мере необходимости". Наверное моего опыта вечно мало ))) .

[ivainc1789]

Новая "фича" обнаружена...

Поставьте Gloss = Strong (Strong требует больше ресурсов, но на мой взгляд удобнее).

К сожалению, после сравнения weak как-то лучше? Думаю, с глоссингом в 14.3 просто беда...

Прокомментируйте тезисы по поводу определения user defined классов цепей в редакторе схем. Верно ли, что:
1. Если цепи на разных листах, то единственный путь - установить директиву NetClass на одну или несколько цепей и передать эти изменения в PCB.
2. Если цепи вместе, нужно использовать Blanket и привязать к ней NetClass, затем передать изменения в PCB.
3. Так вот, я конечно промолчу по поводу удобства таких методов, но вопрос такой: хорошо, сделали неткласс из sch в pcb, интуитивно понятно, что теперь захотелось и width трасс также передать. Проблема в том, что передается ширина как правило для КАЖДОЙ ЦЕПИ ОТДЕЛЬНО, хотя к Бланкету уже привязан соотв. неткласс. Можно ли как-то заставить AD формировать не туеву хучу правил для каждой цепи, а всего лишь ОДНО правило для соотв неткласса? У меня как-то один раз получилось в иерархическом проекте, но повторить что-то не могу...
4. Кроме того, обнаружено, что если бланкетом сделаны нетклассы на разных листах схемы, то они нормально объединяются и передаются в PCB как один неткласс, а вот ширина трасс и наверно многие другие правила не объединяются бланкетами, а применяются только к тому бланкету, в котором определены...
Таким образом, становится крайне затруднительно передать в PCB нетклассы с набором их дополнительных свойств...

[Владимир]

Прокомментируйте тезисы по поводу определения user defined классов цепей в редакторе схем. Верно ли, что:
1. Если цепи на разных листах, то единственный путь - установить директиву NetClass на одну или несколько цепей и передать эти изменения в PCB.
2. Если цепи вместе, нужно использовать Blanket и привязать к ней NetClass, затем передать изменения в PCB.
3. Так вот, я конечно промолчу по поводу удобства таких методов, но вопрос такой: хорошо, сделали неткласс из sch в pcb, интуитивно понятно, что теперь захотелось и width трасс также передать. Проблема в том, что передается ширина как правило для КАЖДОЙ ЦЕПИ ОТДЕЛЬНО, хотя к Бланкету уже привязан соотв. неткласс. Можно ли как-то заставить AD формировать не туеву хучу правил для каждой цепи, а всего лишь ОДНО правило для соотв неткласса? У меня как-то один раз получилось в иерархическом проекте, но повторить что-то не могу...
4. Кроме того, обнаружено, что если бланкетом сделаны нетклассы на разных листах схемы, то они нормально объединяются и передаются в PCB как один неткласс, а вот ширина трасс и наверно многие другие правила не объединяются бланкетами, а применяются только к тому бланкету, в котором определены...
Таким образом, становится крайне затруднительно передать в PCB нетклассы с набором их дополнительных свойств...

1. Да. Только то что цепи на разных местах тут ни причем
2. не нужно, а можно
3. На счет "удобств" согласен. Обещают нововведения. Боюсь опять "завоют" что привыкли к старым
4. Бланкнет тут ни причем. остальное так. Только поэтому я всем рекомендовал что на схеме только классы, а в PCB правила. Я думаю вопрос будет решен одновременно с пунктом 3

[ivainc1789]

1. Да. Только то что цепи на разных местах тут ни причем
2. не нужно, а можно
3. На счет "удобств" согласен. Обещают нововведения. Боюсь опять "завоют" что привыкли к старым
4. Бланкнет тут ни причем. остальное так. Только поэтому я всем рекомендовал что на схеме только классы, а в PCB правила. Я думаю вопрос будет решен одновременно с пунктом 3

Владимир, спасибо за ответ.

Снова неприятности. Ниже прикреплен тестовый проект. Очевидно следующее:
1. Компиляция схемы проведена. Ошибок нет.
2. ECO в плату проведено. Ошибок нет.
3. Попробуйте сделать на плате сваппинг пинов 1 и 2, затем 3 и 4 на разъеме XR1.
4. ECO в схему идет с ошибками. Прошу подтвердить/опровергнуть и по возможности объяснить причину...

 PCB_Project__20.07.2014_23_09_54_.zip ( 472.26 килобайт ) Кол-во скачиваний: 61

[Alexey Sabunin]

Владимир, спасибо за ответ.

Снова неприятности. Ниже прикреплен тестовый проект. Очевидно следующее:
1. Компиляция схемы проведена. Ошибок нет.
2. ECO в плату проведено. Ошибок нет.
3. Попробуйте сделать на плате сваппинг пинов 1 и 2, затем 3 и 4 на разъеме XR1.
4. ECO в схему идет с ошибками. Прошу подтвердить/опровергнуть и по возможности объяснить причину...

В AD не реализован механизм сваппирования выводов между секциями, хотя конечно странно что он дает это начать делать и пытается продолжить. Вы поменяли выводы, а он в ECO пишет, что пытается переставить местами секции.
По идее такой сценарий должен быть не доступен...

Новая "фича" обнаружена...
К сожалению, после сравнения weak как-то лучше? Думаю, с глоссингом в 14.3 просто беда...

Прокомментируйте тезисы по поводу определения user defined классов цепей в редакторе схем. Верно ли, что:

Фича "хорошая", спасибо!
Очень похоже, что полигон был создан в одной из первых сборок 14.3, а редактируется в последней? Там была одна проблема с лишними точками. Чтобы выловить эту ошибку нужен ваш полигон.

Глоссинг всегда можно включать и выключать по клавише TAB во время трассировки или редактирования. Weak лучше при трассировке, Strong чаще бывает лучше при редактировании. Проблемы есть, согласен, но тут в последнее время почти ничего не менялось, а лишь планируется.

По классам цепей Владимир все верно сказал. Обозначенные проблемы известны.

[ivainc1789]

В AD не реализован механизм сваппирования выводов между секциями, хотя конечно странно что он дает это начать делать и пытается продолжить. Вы поменяли выводы, а он в ECO пишет, что пытается переставить местами секции. По идее такой сценарий должен быть не доступен...

имхо, тут дело в другом... Разъем у меня сделан как многогейтовый компонент. Во всех проектах всегда все работало. Тут что-то споткнулся...

[ClayMan]

Во время работы с пакетом (версия 14.3.11) постоянно внезапно появляются трассы нулевой ширины идущие через весь экран куда-то в угол (пример - на рисунке ниже). Случается с разными цепями, а не только с одной. Как правило появляются при попытке поставить переходное. Постоянно удаляю их, если честно уже порядком надоело. Есть ли глобальное решение проблемы?

[Владимир]

Возможно, там за горизонтом, у вас что-то есть и стоит опция доводить до концы линию при ESC. Вот оно доводит, и ставит там переходное

Бывает плохой библиотечный компонент, у которого тоже, что-то за горами есть

[ClayMan]

Возможно, там за горизонтом, у вас что-то есть и стоит опция доводить до концы линию при ESC. Вот оно доводит, и ставит там переходное

Как это проверить? Я чисто физически курсором туда попасть не могу.

[ivainc1789]

Как это проверить? Я чисто физически курсором туда попасть не могу.

1. Попробуйте сделать новый файл PcbDoc.
2. Старый отключить из проекта.
3. Сделать ECO в плату.
4. Тщательно проверить, присутствует ли проблема.
5. Если проблемы нет, как snippets добавить содержимое старого файла.
6. Снова проверить...

Желательно сделать видео, если обнаружите 100% повторяемость и сохранить проект.
Я вот свой "битый" полигон не сохранил, в Истории тоже только исправленная версия... А жаль, вдруг разработчики поправили бы...

[Владимир]

Как это проверить? Я чисто физически курсором туда попасть не могу.

PCBLIST
Отсортировать по X. Что имеет много-значные координаты то и плохо
Сортировать компоненты отдельно, тексты отдельно. Desiegnator Comment и прочим не видимым включить отображение
Аналогично по Y

[ClayMan]

Спасибо за подсказку. Попробовал - объектов с явно ошибочными координатами пока не нашел. но сейчас у меня и трасс этих нет, надо будет попробовать с ними. Вообще если честно это все куда больше похоже на баг. Ибо появляются эти трассы нерегулярно, да и принадлежать могут разным цепям.

1. Попробуйте сделать новый файл PcbDoc.
2. Старый отключить из проекта.
3. Сделать ECO в плату.
4. Тщательно проверить, присутствует ли проблема.
5. Если проблемы нет, как snippets добавить содержимое старого файла.
6. Снова проверить...

Желательно сделать видео, если обнаружите 100% повторяемость и сохранить проект.

К сожалению пока времени на подобные эксперименты нет, возможно позже попробую.

[ivainc1789]

По поводу сваппинга (прикладывал архив выше).
Все начало нормально "сваппироваться" после:
1. Удалил разъем на схеме полностью (все parts).
2. В те же позиции поставил parts нового такого же разъема, взятого из библиотеки.
3. Что показательно - библиотека никак не изменялась с момента глюка.

Вроде и раньше делал подобное но безуспешно. Сейчас как-то сработало. Может повлияла перезагрузка AD и ноута.

[Владимир]

Где то я уже писал про это. Стереть и удалить все и поставить свежее из библиотеки.
А раньше безуспешно по одной или 2 причинам--- где то один или несколько оставался на схеме не замененными.
Где-то есть несколько библиотек с одинаковым Lebrary reference этого компонента.

Ну обновляет оно не стой, с которой вы хотите, а с первой попавшейся.

Поэтому не люблю многогейтовости.
Еще и потому, что "раздувает"размер файлов
Еще и потому, что плохо менять параметры сразу для сотни гейтов, если есть необходимость
Еще и потому...
Да в общем лет 8 назад проходил все это минное поле, где вы сейчас ходите.
Повторять нет никакого желания