Синхронизация к внешнему такту, Как правильнее построить Опции

[Александр77]

Доброго времени, коллеги.
На плате с вторым циклоном, имеется два источника тактовой частоты:внешний генератор 50МГц и выход микросхемы с частотой 60МГц (FT2232H).
Сигнал 50МГц присутствует с момента подачи питания. Тактовая с микросхемы появляется после "некоторых манипуляций".
Необходимо привязаться к фазе внешнего тактового сигнала частотой 60МГц (выставлять данные перед появлением заднего фронта).
Сейчас (рис 1) внутри проекта вся логика тактируется от частоты 200МГц, формируемой из частоты 50МГц.
Для привязки к фазе сигнала 60МГц, используется умножитель на 4 и на полученной частоте 240МГц производится запись тактового сигнала в сдвиговый регистр.

Временами, данная комбинация выходит из синхронности, чего допускать не хочется.
Насколько правильнее будет сделать как на рис 2, когда из тактовой 50 МГц формируется пониженная частота 20 Мгц подающаяся на вход второго PLL, выход которого буде генерировать тактовую 240МГц?

Или есть более правильные решения?

[des00]

Или есть более правильные решения?

логика FTDI на частоте FTDI, логика системы на системной частоте. Между ними переход через фифо или синхронизаторы. Если нужен сброс логики FTDI, то собирается датчик пропадания тактовой 60МГц, на основе системной частоты 50МГц.

[Александр77]

логика FTDI на частоте FTDI, логика системы на системной частоте. Между ними переход через фифо или синхронизаторы.

Переходы данных с тактовых доменов сделаны через двухтактовые FIFO. Сигналы переходят через цепочку из трех Дтриггеров, тактируемых разными частотами (из аппноута по борьбе сметастабильностью).

Если нужен сброс логики FTDI, то собирается датчик пропадания тактовой 60МГц, на основе системной частоты 50МГц.

Спасибо, наверное это решение спасет.