Импеданс дифф. пары, Влияет ли зазор между LVDS парой и окружающим плейном на ее импеданс? Опции

[kappafrom]

Здравствуйте!

В проекте прокладываю линии Multi-Gigabit Transceiver(MGT) между двумя плисинами Spartan-6. MGT есть дифпара импедансом 100 Ом.

Прочитал на форуме вот такую вещь: "За счет зазора трасса-плэйн сбоку обеспечивается импеданс в районе 50 Ом." (речь шла об униполярном сигнале DDR2)
http://electronix.ru/forum/index.php?showt...12997&st=30

Предположил, что импеданс дифпары также зависит от зазора до окружающего ее плэйна.
Вопрос к форумчанам-профессионалам, влияет ли величина зазора между LVDS парой и плейном на ее импеданс?

В различных софтах можно рассчитать импеданс линий stripline/microstrip, то есть рассчитывается импеданс линии по стеку платы. Импеданс, как известно, зависит от ширины проводников, расстояния между ними, диэлектрика между слоями, расстоянием до опорного/опорных слоя/слоев. Но нигде не нашел расчета импеданса дифпары с учетом окружающего пару плейна.

Решил проверить в Mentor Expedition PCB. Изменяю зазор, импеданс пары не меняется. Для отображения реального импеданса LVDS пары на разведенной плате в CES пользуюсь командой Data->Actuals->Update All.
Вопрос: Неужели ментор не учитывает окружающий дифпару плэйн при расчете импеданса, либо CES настроен неправильно, либо импеданс не зависит от зазора и ментор прав?

Если влияет, как оценить изменение импеданса? Какой должен быть зазор, чтобы импеданс дифпары не изменялся (в пределах 5%).

Зачем мне вообще это надо.
В книге High-Speed Serial I/O Made Simple (A Designer's Guide with FPGA Application) на стр. 78 написано
"Ground guards between pairs
Another technique is to route a ground guard in parallel to the differential traces. Tying the guard
plane back to the reference plane using a via in parallel to the trace often improves this shielding
method (Figure 4-28)." Отсюда я подчерпнул идею использовать земляные прослойки между высокоскоростными линиями MGT для уменьшения их взаимного влияния. Ведь линии магнитного поля, существующие вокруг проводников, заканчиваются на земле, окружающей проводник. В то же время терзают сомнения, не изменит ли достаточно близко расположенные к дифпаре ground guards импеданс самой линии.

Как найти идеальное расстояние от gnd guard до lvds пары? Земляным guard-полигоном я вынужден разделять пары, т.к. не удается из разнести достаточно далеко, свободного места на плате очень мало.

Буду благодарен за обратную связь!

[vitan]

А щто нам на ето скажют товарищи гиперлинкс, ансис и цст?

Спросите у них.

[Lmx2315]

..конечно влияет, в идеале надо выдерживать соответствующие зазоры между диффпарами и окружающими землями, чем дальше тем лучше.

[saab]

А щто нам на ето скажют товарищи гиперлинкс, ансис и цст?

Спросите у них.

Мдя на днях считал 10 гигабитные диффпары... мдя на 1.6мм FR4 в два слоя!!!
довольно острое согласование в районе 100-125 Ом зазоры маленькие и с землей тоже
виасы обязательны и все такое.

[kappafrom]

Спасибо за отклики. Значит зазор до плейна влияет на импеданс пары. Очевидно, чем дальше полигон, тем меньше влияние. Via на опорный слой располагать как можно чаще. Теперь у меня в голове вагон и маленькая тележка интуитивно-эвристических умозаключений о том, как проводить линии MGT.
Но главный вопрос остается в силе: "Какова методика расчета импеданса в случае, когда дифпара проложена в плейне"?

[Aner]

Si9000 пробовали пользоваться для уменьшения интуитивно-эвристических умозаключений?

[kappafrom]

Si9000 пробовали пользоваться для уменьшения интуитивно-эвристических умозаключений?

хороший софт, спасибо. постепенно уменьшал зазор между окружающим плейном и дифпарой. импеданс начал изменяться во втором знаке после запятой при уменьшении зазора до 0,4 мм при моих параметрах стека и дорожек. у меня в проекте зазор до плейна 0,5 мм, это экранирует дифпары, не вызывая заметного изменения импеданса.

Единственное что меня смущает - это большой разброс подсчитанного в разных софтах импеданса одной и той же линии. (случай, когда нет плейна вокруг)
Параметры
H1=0,132мм - толщина диэлектрика сверху
H2=0,2мм - толщина диэлектрика снизу
t = 0,035мм - толщина меди
e=4.25 - диэлектрическая проницаемость
w=0,1мм -толщина дорожек
s=0,2мм - зазор между дорожками

Результаты
Si9000 86,4 Ом
Expedition PCB (CES) 101,2 Ом
Microstrip & Stripline calculator - вообще кривой

А в целом какому софту Вы доверяете для расчета импеданса и почему?

[vitan]

А в целом какому софту Вы доверяете для расчета импеданса и почему?

Тому, которым пользуется китаец на заводе. Это окончательно. Предварительно можно практически любой, ибо обычный допуск при производстве уже после подсчета китайцем равен 10%. У меня встроенный аллегровский калькулятор дает нормальные результаты, SI9000 тоже хорошая вещь.

[f0GgY]

"Какова методика расчета импеданса в случае, когда дифпара проложена в плейне

учитывать влияние плейна.

[kappafrom]

Тому, которым пользуется китаец на заводе. Это окончательно. Предварительно можно практически любой, ибо обычный допуск при производстве уже после подсчета китайцем равен 10%. У меня встроенный аллегровский калькулятор дает нормальные результаты, SI9000 тоже хорошая вещь.

интересно, а как вы определяете, что софт дает "нормальные" результаты? ведь, насколько мне известно, измерение импеданса в домашних условиях на готовой плате - задача не совсем тривиальная.
вы судите по тому, что платы в конце концов запускаются и работают стабильно или есть др. способы? вопрос не провокация, прошу ликвидировать мою безграмотность, если это возможно

[saab]

А в целом какому софту Вы доверяете для расчета импеданса и почему?

СST , а что есть вопросы?

[kappafrom]

СST , а что есть вопросы?

из ExpeditionPCB экспортируете в CST для анализа? судя по описанию CST довольно мощный продукт, который налету не освоишь и надо долго ковырять. спасибо.

[f0GgY]

kappafrom, чем вас не устраивает SI9000?

[kappafrom]

kappafrom, чем вас не устраивает SI9000?

устраивает, мне его юзабилити очень понравился. смутило только большое расхождение рассчитанного импеданса с ментором

[krux]

если речь про FR4, то китайцы будут подбирать препреги из тех что у них сейчас есть на складе, после чего подставят диэлектрическую проницаемость взятых материалов, и попытаются поменять ширину ваших проводников/зазоры так, чтобы попасть в импеданс.

CST - это конечно хорошо, но расчитывать им один только импеданс при неизвестной толщине диэлектрика и проницаемости (вернее определяемой за вас дядюшкой Ляо) - это из пушки по воробьям.

тот же фастпринт например для этого пользуется si9000+speedstack, поскольку он при правильном применении может показать насколько "усядет" тот или иной препрег после финального прессования в зависимости от конструкции и требуемой финальной толщины платы, т.е. может точнее дать толщину диэлектрика для расчетов.
Вот только настолько сильно вам заморачиваться не стоит хотябы потому что неободимые константы препрегов для таких расчетов вам будут неизвестны.

[f0GgY]

Я пользуюсь ментором, но считаю в Si9000. Ментор, не смотря на свою "крутизную" не учиывает в сложные стеки. Типа опора через слой и тп и тд. Для него всегда опора это плейн. Опора же может быть и в сигнальном слое отдельным небольшим полигоном.
И расхождение там не такое большое для внешних слоёв, для внутренних вообще мизерное.
Pcbtech.ru есть метода, где рассчитывают по эмперической формуле от завода изготовителя Fastprint (для внешних слоёв) рекомендую ознакомиться.

Если вы производителю даёте с герберами свои расчёты (документ), то производитель меньше задаёт вопросов и делает как надо, обеспечивая импеданс с заданной погрешностью +-10 либо +-5, как закажите.

Вот только настолько сильно вам заморачиваться не стоит хотябы потому что неободимые константы препрегов для таких расчетов вам будут неизвестны.

плюсую.

Укажите расчёты, и какой проводник импедансный. Производитель обязуется обеспечить заданное значение своими технологическими штучками.

[Doomsday_machine]

смутило только большое расхождение рассчитанного импеданса с ментором

Попробуйте в stackup editor поменять тип слоя, в котором проложена диффпара с signal на split/mixed. Хотя поможет это несильно. Результат, который дает Si9000, точнее.

[kappafrom]

Вот только настолько сильно вам заморачиваться не стоит хотябы потому что неободимые константы препрегов для таких расчетов вам будут неизвестны.

содержательный ответ, спасибо. я у PCBtech выпросил таблицу используемых толщин и проницаемостей препрегов/ядер, исходя из этих данных формировал стек платы, затем подобрал ширину проводников и зазор для выдерживания необходимого импеданса. судя по всему при проектировании не стоит очень сильно переживать за импеданс, но при заказе платы включать контроль импеданса необходимых цепей. но все же возможности производства не безграничны, при проектировании нужно выдерживать более-менее схожий с номинальным импеданс. хотелось бы, чтобы различные софты считали бы почти одинаково, у меня разница аж 15 Ом вышла в Si9000 и ExpeditionPCB

Если вы производителю даёте с герберами свои расчёты (документ), то производитель меньше задаёт вопросов и делает как надо, обеспечивая импеданс с заданной погрешностью +-10 либо +-5, как закажите.
...
Укажите расчёты, и какой проводник импедансный. Производитель обязуется обеспечить заданное значение своими технологическими штучками.

я считал необходимый зазор для выдерживания импеданса в 100 Ом при заданном стеке и заданной ширине проводника в менторе. потом проверил в Si9000. не понимаю, какие в таком случае расчеты я могу показать производителю?

Попробуйте в stackup editor поменять тип слоя, в котором проложена диффпара с signal на split/mixed. Хотя поможет это несильно. Результат, который дает Si9000, точнее.

ага, это немного изменило рассчитанный импеданс. вероятно split/mixed включает в расчет импеданса окружение дифпары.
кстати я немного облажался: в Si9000 импеданс порядка 86 Ом, в ExpeditionPCB около 93 Ом. Это мне нравится больше. как думаете, китайцы доведут до 100+-5 Ом?

Юзаю FR-4 если что, частоты позволяют им обойтись (планируем запускать пары на 3,125 ГГц). Кстати константы препрегов/ядер зависят от частоты сигнала, проницаемость снижается с ростом частоты, то есть импеданс линии возрастает на бОльших скоростях. Интересно китайцы спрашивают на какой скорости будут работать дифпары?

Сообщение отредактировал kappafrom - Oct 25 2014, 17:48

[f0GgY]

FR4 и 3.35Ггц сомнительная связка. Мы пользовали Rogers. ФР4 уже в районе 1ГГц ведёт себя непредсказуемо.

я считал необходимый зазор для выдерживания импеданса в 100 Ом при заданном стеке и заданной ширине проводника в менторе. потом проверил в Si9000. не понимаю, какие в таком случае расчеты я могу показать производителю?

Проверять расчёты - это что бы загнаться? . Считаю в si9000 по данным от ПСБтеха, делаю пдфку расчётов и в пакет к герберам.

Это мне нравится больше. как думаете, китайцы доведут до 100+-5 Ом?

не надо рассчитывать на доведут. Вы должны сделать то, что вам надо. Китайцы могут довести и в другую сторону 93-10%.

[kappafrom]

ФР4 уже в районе 1ГГц ведёт себя непредсказуемо.

из High-Speed Serial I/O MadeSimple (Xilinx)
"Material Selection
While FR-4 has become the standardboard material for a number of years, some lower loss alternatives have become readily available. A general guideline is that for total trace length less than 20
inches and speed at or below 3.125 Gb/s, FR-4 may be acceptable. If we need longer traces or faster
speed, we should seriously consider using a high-speed material such as ROGERS 3450."

у меня от силы путь трассы 20-30 см. 20 inches это примерно 50 см.

пдф с расчетом приму на заметку, прикреплю к герберам.

Сообщение отредактировал kappafrom - Oct 25 2014, 18:03

[krux]

FR4 и 3.35Ггц сомнительная связка.

то есть по вашему PCI-Express Gen3 на материнских платах компьютеров (обычные 6-слойки на FR4) - тоже сомнительная связка?

[kappafrom]

меня всегда успокаивает (хотя это конечно неправильно) факт с форума, кто-то писал, что PCIExpress навесным монтажом телефонной лапшой напаянный работал.

[saab]

. ФР4 уже в районе 1ГГц ведёт себя непредсказуемо.

Мдя... Минский ФР4 он такой, того и гляди или ракетой пульнет или еще чем.
У нас заразы все на FR4 Панасоник и о тайна, на гиге я беру епсилон ~4.50. Вот сейчас я пытаюсь
навязать Роджера, при имеющемся Арлоне и на пару десятков гигагерц.

[krux]

ок, зайдём с другого боку.
у меня уже 3 года как XC6VLX130T общается через х8 MGT с XC6VLX240T на 6,5 ГБит/с на обычном FR4.
расстояние примерно 8-10 см.
простейшая Aurora. BER не выше 10E-12. Ниже просто не измерял - было незачем.

[saab]

у меня уже 3 года как XC6VLX110T общается через х8 MGT с XC6VLX330T на 6,5 ГБит/с на обычном FR4.

Да хоть 10 ГБит/с. Вопрос правильного проектирования и расстояния 10мм или 100 и более.
Главное что бы глаз раскрылся

[f0GgY]

krux, saab, господа, не буду ввязываться в полемику, каждый решает свои задачи, и работает с тем, с чем работает. Если у вас работает на фр4 это замечательно =)

[kappafrom]

ок, зайдём с другого боку.
у меня уже 3 года как XC6VLX110T общается через х8 MGT с XC6VLX330T на 6,5 ГБит/с на обычном FR4.
расстояние примерно 8-10 см.
простейшая Aurora. BER не выше 10E-12. Ниже просто не измерял - было незачем.

Aurora до 3,125 ГБит/с максимум

[vitan]

интересно, а как вы определяете, что софт дает "нормальные" результаты? ведь, насколько мне известно, измерение импеданса в домашних условиях на готовой плате - задача не совсем тривиальная.
вы судите по тому, что платы в конце концов запускаются и работают стабильно или есть др. способы? вопрос не провокация, прошу ликвидировать мою безграмотность, если это возможно

Если я рассчитал в своем софте, а в финальном гербере после правки китайцем я вижу параметры проводников, отличающиеся от моих на величину, которая меня устраивает, то софт дает нормальные результаты. Обычно я пытаюсь сделать так, чтобы эта разница была не более некоего разумного порога, который мне позволит произвести плату на обычном среднестатистическом заводе. Ну чтобы не привязываться к заводу. Т.е. я, конечно, стремлюсь свести ее к нулю, но без фанатизма. Порог определяется просто опытом, раза три закажете (чем разнообразнее платы будут, тем лучше) и уже сами все поймете.

[kappafrom]

Если я рассчитал в своем софте, а в финальном гербере после правки китайцем я вижу параметры проводников, отличающиеся от моих на величину, которая меня устраивает, то софт дает нормальные результаты. Обычно я пытаюсь сделать так, чтобы эта разница была не более некоего разумного порога, который мне позволит произвести плату на обычном среднестатистическом заводе. Ну чтобы не привязываться к заводу. Т.е. я, конечно, стремлюсь свести ее к нулю, но без фанатизма. Порог определяется просто опытом, раза три закажете (чем разнообразнее платы будут, тем лучше) и уже сами все поймете.

не знал, что китайцы отдают не только платы, но и документацию к тому, что они в ней поправили. PCBtech в прошлый раз никакой документации не отдали (заказывал не я), может потому что мы не спрашивали. PCBtech вообще у китайцев заказывают.

[f0GgY]

kappafrom, ПСБтех отдаёт хорошие отчёты с большим объёмом полезной инфы. При заказе укажите эту фичу.

[kappafrom]

kappafrom, ПСБтех отдаёт хорошие отчёты с большим объёмом полезной инфы. При заказе укажите эту фичу.

хорошо, форумчанам спасибо за полезный диалог!

[saab]

krux, saab, господа, не буду ввязываться в полемику, каждый решает свои задачи, и работает с тем, с чем работает. Если у вас работает на фр4 это замечательно =)

Ну да gtlhf, не вопрос через пол годика узнаем как идет 10 гигабит на двухстороннем FR4 1.6мм толщиной.

[kappafrom]

Мдя на днях считал 10 гигабитные диффпары... мдя на 1.6мм FR4 в два слоя!!!
довольно острое согласование в районе 100-125 Ом зазоры маленькие и с землей тоже
виасы обязательны и все такое.

насколько у Вас маленькие зазоры в долях мм, если не секрет? PCBtech, к примеру, в технологических возможностях в разделе продвинутые указывают минимальную ширину зазора 0,05 мм, меньше не сделают. Фольга 70 мкм для такой толстой платы в принципе не проблема. Подобрал параметры дифпары, зазор до плейна (0,15 мм) получился больше зазора между дорожками (0,1 мм).

Эскизы прикрепленных изображений

 

[saab]

насколько у Вас маленькие зазоры в долях мм, если не секрет? PCBtech, к примеру, в

OPs . запамятовал подброшу рисунок завтра.
да и эпсилон не 4, это если только выше 10Гигагерц , там должно быть четыре.

[saab]

Во здесь. А зазорчики мда, в районе 0.15мм

Эскизы прикрепленных изображений

 

[kappafrom]

Во здесь. А зазорчики мда, в районе 0.15мм

что эти графики показывают и почему на них несколько импедансов? моделировать пока не учился, небольшой ликбез (мастеркласс) проведите, пожалуйста

Сообщение отредактировал kappafrom - Oct 29 2014, 18:26

[saab]

что эти графики показывают и почему на них несколько импедансов? моделировать пока не учился, небольшой ликбез (мастеркласс) проведите, пожалуйста

Это я запустил свип, те посмотреть согласование для различных нагрузок. Конечно это
чиста RF дела но они коррелируют. В нашем случае лучшей является 100 ом и зеленая
линия и согласование и потери в норме, можно сказать. Плохо 150 и 75 остальное терпимо.
Виасы и земля в деле, убрав их появляются всякоразно паразиты.

[kappafrom]

окей, рассчитать импеданс дифпары на параллельном участке по стеку и окружающим плейнам теперь не проблема, благо Si9000 подсказали. но как быть с расчетом импеданса в местах, где линия теряет красивую форму (вблизи разъемов особенно). здесь абстрактным расчетом не обойтись, нужно смотреть непосредственно в проект. Ментор на дорожках, некрасиво входящих в разъем, насчитал разброс импеданса от 100 до 160 Ом. Насколько можно доверять расчетам ментора в таком случае? В какой специально заточенный под эти цели софт выгрузить проект, чтобы проверить импеданс разведенных дорожек вблизи разъема ? Сейчас развожу дифпары по 100 Мгц. Ранее плата паялась на разъемы корпуса витой мгтф-ной парой (что уж там творилось с импедансом и предположить страшно, но работало железобетонно). Нынче этот адский монтаж в корпус планируем заменить цепочкой SMD_разъем-шлейф-разъемная плата. Сбоку SMD разъема, где удается красиво отвести пару, с импедансом все норм, разумеется. В старый проект нельзя было по-другому пары разложить, проблем бы не было, если одна пара входила бы в одну сторону разъема

Эскизы прикрепленных изображений

 

[krux]

тому кто распиновку разъема прописывал - руки оторвать за то что он сделал с дифпарами.
и это... в догонку так сказать, где земли для дифпар в разъеме?

[kappafrom]

это конечно да, но там стоял раньше сквозной IDC, точнее дырки от него, в которые витые пары паялись. мы наблюдаем результат замены на SMD со старой распиновкой.
хотите, чтобы каждая пара была отделена землей?

Сообщение отредактировал kappafrom - Nov 7 2014, 17:02

[krux]

земля приходит на разъемную плату с соседнего разъема.

если у вас настолько всё запущено, то ваши "дифпары" - никогда дифпарами не будут в полном смысле этого слова. Земля через другой разъем - оказывает такой же эффект как разрыв планового опорного слоя.

[kappafrom]

Земля через другой разъем - оказывает такой же эффект как разрыв планового опорного слоя.

м, не знал. а одной земли на 8 дифпар в разъеме хватит? или надо для каждой пары? вообще 2 пада (17 и 18 на земле сидят, не подкрашены просто, не выключил слой пасты)

почитал и скажу, что для таких скоростей увеличение пути возвратного тока на полразъема для самых дальних от земли дифпар - не беда. да и соседний разъем близко. такой эстетизм на мультигигабитных линиях к месту

Сообщение отредактировал kappafrom - Nov 7 2014, 17:27

[kappafrom]

В какой специально заточенный под эти цели софт выгрузить проект, чтобы проверить импеданс криво(!) разведенных дорожек вблизи разъема ?

и хватит ли одной земли в разъеме на 8 дифпар по 100 Мгц?
подскажите, пожалуйста

Сообщение отредактировал kappafrom - Nov 10 2014, 09:57

Эскизы прикрепленных изображений

 

[fill]

окей, рассчитать импеданс дифпары на параллельном участке по стеку и окружающим плейнам теперь не проблема, благо Si9000 подсказали. но как быть с расчетом импеданса в местах, где линия теряет красивую форму (вблизи разъемов особенно). здесь абстрактным расчетом не обойтись, нужно смотреть непосредственно в проект. Ментор на дорожках, некрасиво входящих в разъем, насчитал разброс импеданса от 100 до 160 Ом. Насколько можно доверять расчетам ментора в таком случае? В какой специально заточенный под эти цели софт выгрузить проект, чтобы проверить импеданс разведенных дорожек вблизи разъема ? Сейчас развожу дифпары по 100 Мгц. Ранее плата паялась на разъемы корпуса витой мгтф-ной парой (что уж там творилось с импедансом и предположить страшно, но работало железобетонно). Нынче этот адский монтаж в корпус планируем заменить цепочкой SMD_разъем-шлейф-разъемная плата. Сбоку SMD разъема, где удается красиво отвести пару, с импедансом все норм, разумеется. В старый проект нельзя было по-другому пары разложить, проблем бы не было, если одна пара входила бы в одну сторону разъема

Загрузите в HyperLynx да посмотрите.
Из него же можете сделать извлечение любой области платы и передачи ее в HL3D для более точного анализа в 3D солвере (если это вообще нужно в данном случае - в чем я сильно сомневаюсь). А вообще в таких случаях надо не импеданс вымерять, а анализировать (моделировать) целостность сигнала в цепях.

[kappafrom]

Загрузите в HyperLynx да посмотрите.
Из него же можете сделать извлечение любой области платы и передачи ее в HL3D для более точного анализа в 3D солвере (если это вообще нужно в данном случае - в чем я сильно сомневаюсь). А вообще в таких случаях надо не импеданс вымерять, а анализировать (моделировать) целостность сигнала в цепях.

1) c форума: http://electronix.ru/forum/index.php?showtopic=98771
fill: "Если собираетесь моделировать цепь от\до разъема, то все пины цепи должны иметь модель ИЛИ надо делать многоплатный анализ, т.е. цепь продолжается далее через разъем до приемника\передатчика на др. плате."

Как моделировать целостность сигнала от микросхемы до разъема?
"IBIS-модель (англ. Input Output Buffer Information Specification) — метод представления информации о буферах ввода-вывода интегральной микросхемы".
Что из себя представляет модель разъема?

__
http://www.eurointech.ru/index.sema?a=pages&id=24
"...разъемы заменяются линиями передачи..."
то есть без приемника не обойтись и нужен многоплатный анализ?

___________


2) еще вопрос к форумчанам по IBIS модели
скачал Spartan-3AN (IBIS):
http://www.xilinx.com/support/download/ind...ries-fpgas.html
Среда моделирования: HyperLynx.
В списке модели есть следующие технологии сигналов: BLVDS_*; DIF_HSTL_*; DIF_SSTL2_*; HSTL_*; LVCMOS_*; LVDS_*; LVPECL_*; LVTTL_*; MINI_LVDS_*; PCI33_*; PCI66_*; PCIX_*; PPDS_*; RSDS_*; SSTL2_*; TMDS_*. Для моделирования мультигигабитных линий MGT выбирать LVDS? Фронты MGTшных драйверов ведь покруче будут.


Сообщение отредактировал kappafrom - Nov 12 2014, 13:12

[fill]

1) c форума: http://electronix.ru/forum/index.php?showtopic=98771
fill: "Если собираетесь моделировать цепь от\до разъема, то все пины цепи должны иметь модель ИЛИ надо делать многоплатный анализ, т.е. цепь продолжается далее через разъем до приемника\передатчика на др. плате."

Как моделировать целостность сигнала от микросхемы до разъема?
"IBIS-модель (англ. Input Output Buffer Information Specification) — метод представления информации о буферах ввода-вывода интегральной микросхемы".
Что из себя представляет модель разъема?

1. Попробуйте включить логическое мышление:
Моделировать можно передачу сигнала от передатчика к приемнику. Если передатчик это ИМС на этой плате, а приемник это ИМС за разъемом на другой плате. То
а)на разъем устанавливается модель ИМС (моделируем таким образом только цепь по данной плате и не учитываем изменение сигнала в разъеме и далее по другой плате
или
б) находим EBD модель другой платы и ставим ее на разъем, тогда моделируем почти все но без учета разъема
или
в) делаем много платный проект где цепь уже состоит из набора ИМС-трассы-разъем-трассы-ИМС т.е. производим точное моделирование с учетом всех составляющих полной цепи. При этом опять же разъем можно учитывать упрощенно в виде обычной передающей линии, или точно в виде Spice модели.

2. Для начала спросите разработчика внутренностей ПЛИС что он там и как сконфигурировал, от этого и зависит выбор конкретной технологической модели.

[vitan]

Что из себя представляет модель разъема?

Файл. Выбирается из правого списка.
http://www.samtec.com/signal-integrity-center.aspx

то есть без приемника не обойтись и нужен многоплатный анализ?

Угу.

Для моделирования мультигигабитных линий MGT выбирать LVDS?

Выбирать то, что будет использоваться в реальности. Если LVDS, то значит его и выбирать, тут все очевидно.

[kappafrom]

тогда самый честный из возможных способов - многоплатный проект.
юзаю разъем Samtec серии EHF - электрической модели нет, только CAD и футпринты на него валяются. понятно что модель это файл, интересует расширение (я так понял IBIS, либо SPICE модель).
в другом проекте юзаю sata 7 pin smt connector, у molex вообще моделей не видно, только кадовские чертежи

Выбирать то, что будет использоваться в реальности. Если LVDS, то значит его и выбирать, тут все очевидно.

там аврора простейшая на мультигигабитных портах MGT. представляет из себя LVDS (клок может быть LVDS/LVPECL)/
только у плисины модель стандартного general purpose LVDS порта и модель MGT_LVDS по идее должны быть разные, ЭТЖМГТ! отсюда и вопрос

[Uree]

Помнится для какой-то ПЛИСины был вообще отдельный модель-кит только для МГТ линий, чуть ли не со своим движком расчета, подключаемым к моделировщику. Обычные драйверы/модели там не прокатывали. Деталей не помню, но кажется это какой-то из Виртексов был.

[kappafrom]

кстати как в гиперлинксе в модель добавить шлейф, соединяющий платы? хотелось бы промоделировать цепочку PCB1_ИМС-трасса-разъем-кабель-разъем-трасса-ИМС_PCB2
конечно можно изготовить плату и BER посмотреть программно, но хочется научиться грамотно моделировать и сократить число итерраций до выпуска работающего узла

Помнится для какой-то ПЛИСины был вообще отдельный модель-кит только для МГТ линий, чуть ли не со своим движком расчета, подключаемым к моделировщику. Обычные драйверы/модели там не прокатывали. Деталей не помню, но кажется это какой-то из Виртексов был.

а вы как мультигигабитные моделируете?

Сообщение отредактировал kappafrom - Nov 12 2014, 20:03

[lemorus]

тогда самый честный из возможных способов - многоплатный проект.
юзаю разъем Samtec серии EHF - электрической модели нет.

Вы можете создать 3D модель разъема,и извлечь электрическую модель.

[Uree]

Никак не моделирую. Трассирую с заданными ограничениями. Моделируют создатели драйвера, чтобы знать, что оно будет потом в железе работать. И моделируют и измеряют, что реально получилось, и всякие умные статьи пишут, на семинарах доклады делают и т.п. А испортить пару на 10-15см длины достаточно сложно.

[kappafrom]

Никак не моделирую. Трассирую с заданными ограничениями. Моделируют создатели драйвера, чтобы знать, что оно будет потом в железе работать. И моделируют и измеряют, что реально получилось, и всякие умные статьи пишут, на семинарах доклады делают и т.п. А испортить пару на 10-15см длины достаточно сложно.

ну я такой подход приветствую, но сейчас начал в гиперлинксе ковыряться, узнал много нового, сигналы в довольно тепличных условиях на пару сотен мегагерц порой не доходят до приемника. а в жизни планирую две платы соединить метровым sata-шнурком, вот интересно заработает ли

[Uree]

САТА заработает, а ваше устройство не знаю. Но там разработчики стандарта постарались, и кабель определить, и тип драйверов. Хороший кабель, 100 Ом дифф. импеданса, разъемы с сохранением импеданса на стыках. Но какие у Вас драйверы - этого они точно не знали.

[kappafrom]

Вы можете создать 3D модель разъема,и извлечь электрическую модель.

Звучит необычно, прокомментируйте, пожалуйста.

[fill]

кстати как в гиперлинксе в модель добавить шлейф, соединяющий платы? хотелось бы промоделировать цепочку PCB1_ИМС-трасса-разъем-кабель-разъем-трасса-ИМС_PCB2
конечно можно изготовить плату и BER посмотреть программно, но хочется научиться грамотно моделировать и сократить число итерраций до выпуска работающего узла

Для начала пройдите тренинг по HL (как начальный так и продвинутый).
В продвинутом на стр. 104 есть "Пример 5: Моделирование для получения Ограничений для Всего Канала"
описание лаб

По быстрому вашу задача выглядит примерно так
При этом модели разъемов можно было бы задать не через S-Parameters, а через SLM (в свойствах передающей линии можно выбрать тип Connector и отобразится весь список файлов slm папки C:\MentorGraphics\9.1HL\SDD_HOME\hyperlynx64\Libs), при выборе Cable соответственно всех кабелей. Естественно этот список можно расширить создав свои описания.

Звучит необычно, прокомментируйте, пожалуйста.

Тут ничего не обычного. Просто в 3D EMI Solver (например HL3D) загружается 3D модель разъема (или рисуется с нуля). Далее конфигурируется (где металл, где диэлектрик, какие параметры материалов и т.д.) и производится моделирование данной структуры и по результатам моделирования получается модель (например на S-Parameter) которую затем можно использовать при моделировании полного канала. В данном вопросе есть только одна большая трудность - надо обладать знаниями\опытом СВЧ, чтобы понимать что и как задавать.

[kappafrom]

прошел Новый тренинг "Анализ Целостности Сигналов HyperLynx" и никак не могу понять, как в HyperLynx BoardSim v8.1 создать дифпару? в тренингах рассмотрен BoardSim v9.0, там differential pairs есть во вкладке Setup.
из Expedition экспортировались только имена цепей, разбивка на дифпары из CES не подцепилась (IBIS-модели в либе не привязывал).

fill: В 8.1 дифф. пары задаются только через IBIS.

сам файл модели редактировать? если да то есть ли образец?

прописываю в BoardSim для пинов соответствующие модели, экспортрую в LineSim для проверки, а там два приемника, а не один дифференциальный и дорожки несвязанные (not coupled). к тому же в field solver униполярная линия.
сначала думал изменить схему в LineSim и обратно аннотировать в BoardSim, так по ходу нельзя

обсуждалось ранее по адресу http://electronix.ru/forum/index.php?showtopic=99967
спрашивали то же самое, то есть как изнутри HL сделать дифпару, а сделали по-другому, подцепив из CES. а мне изнутри линкса бы.

я устал пытаться сделать эту простую необходимую вещь в старой версии продукта, помогите пожалуйста!!

Сообщение отредактировал kappafrom - Nov 20 2014, 12:05

Эскизы прикрепленных изображений

 

[fill]

прошел Новый тренинг "Анализ Целостности Сигналов HyperLynx" и никак не могу понять, как в HyperLynx BoardSim v8.1 создать

сам файл модели редактировать? если да то есть ли образец?

Откройте например файл C:\HyperLynx_Trng\models\92lv222.ibs и посмотрите - секция [Diff_pin]

[kappafrom]

Откройте например файл C:\HyperLynx_Trng\models\92lv222.ibs и посмотрите - секция [Diff_pin]

открыл. секцию нашел. заменить номера пинов на название своих цепей?
не, линкс теперь ругается на модель.
или в секции Pin изменить signal_name и не трогать колонку model_name?
то есть надо исправлять оба IBIS-файла, приемника и передатчика?
так тоже не получилось

к тому же не понимаю, почему для LVDS выхода есть Output и Output Inverted, а для входа только Input

Сообщение отредактировал kappafrom - Nov 20 2014, 13:43

Эскизы прикрепленных изображений

 

[fill]

открыл. секцию нашел. заменить номера пинов на название своих цепей?
не, линкс теперь ругается на модель.
или в секции Pin изменить signal_name и не трогать колонку model_name?
то есть надо исправлять оба IBIS-файла, приемника и передатчика?
так тоже не получилось

к тому же не понимаю, почему для LVDS выхода есть Output и Output Inverted, а для входа только Input

Код

[Pin]   signal_name     model_name         R_pin   L_pin    C_pin      
|
1       ISEL0          DS92LV222TM_DE      50.0m   2.07n    0.429p
2       ISEL1          DS92LV222TM_DE      50.0m   2.07n    0.429p
3       RIN0+          DS92LV222TM_RIN     50.0m   0.95n    0.152p
4       RIN0-          DS92LV222TM_RIN     50.0m   0.95n    0.146p
5       RIN1+          DS92LV222TM_RIN     50.0m   0.95n    0.152p
6       RIN1-          DS92LV222TM_RIN     50.0m   0.95n    0.146p
7       RSEL           DS92LV222TM_RSE     50.0m   0.95n    0.152p
8       GND            GND                 50.0m   2.07n    0.429p    
9       DE1            DS92LV222TM_DE      50.0m   0.95n    0.152p
10      DE0            DS92LV222TM_DE      50.0m   0.95n    0.152p
11      DOUT1-         DS92LV222TM_DOUT    50.0m   0.95n    0.152p
12      DOUT1+         DS92LV222TM_DOUT    50.0m   0.95n    0.146p
13      DOUT0-         DS92LV222TM_DOUT    50.0m   0.95n    0.152p
14      DOUT0+         DS92LV222TM_DOUT    50.0m   0.95n    0.146p
15      NC             NC                  50.0m   2.07n    0.429p    
16      VCC            POWER               50.0m   2.07n    0.429p
|
|    
[Diff_pin]   inv_pin    vdiff    tdelay_typ    tdelay_min    tdelay_max
|
| The '+' pin is Diff_pin and the '-' pin is the inv_pin
|
3       4       0.1      0 0 0 | Vth of receiver is +/- 100mV
5       6       0.1      0 0 0
12      11      NA       0 0 0
14      13      NA       0 0 0

Все же понятно, достаточно включить в голове (если она есть) обычную логику.
В секции [Pin] пинам назначаются модели, в секции [Diff_pin] указываются номера пинов составляющих диф. пары.
Согласно написанному: пины 3-4 и 5-6 являются входными дифференциальными парами, а 12-11 и 14-13 выходными дифф.
Т.к. передатчик формирует дифференциальный сигнал, то на нем один пин выбирается выходным, а второй соответственно выходной инвертированный.
Если и сейчас непонятно, то вот как должна выглядеть секция [Diff_pin] чтобы пины 1 и 2 объявить дифф.

Код

[Diff_pin]   inv_pin    vdiff    tdelay_typ    tdelay_min    tdelay_max
|
| The '+' pin is Diff_pin and the '-' pin is the inv_pin
|
3       4       0.1      0 0 0 | Vth of receiver is +/- 100mV
5       6       0.1      0 0 0
12      11      NA       0 0 0
14      13      NA       0 0 0
1      2

[kappafrom]

fill, спасибо. обнаружил, что название пинов компонента в проекте и в IBIS модели не совпадали.
но кое-что не ясно. в проекте HYPERLYNX_CLASS_FINAL_BLZ.HYP из тренинга выбираю цепь DIFF_SPACE_C/DIFF_SPACE_CN, Field Solver ее показывает как дифпару, а при экспорте в LineSim t-lines остаются несвязанными.

Эскизы прикрепленных изображений

 

[Ваня Цаберт]

скачал Spartan-3AN (IBIS):
http://www.xilinx.com/support/download/ind...ries-fpgas.html
Среда моделирования: HyperLynx.
В списке модели есть следующие технологии сигналов: BLVDS_*; DIF_HSTL_*; DIF_SSTL2_*; HSTL_*; LVCMOS_*; LVDS_*; LVPECL_*; LVTTL_*; MINI_LVDS_*; PCI33_*; PCI66_*; PCIX_*; PPDS_*; RSDS_*; SSTL2_*; TMDS_*.

могли и не качать. вот квартус запросто генерирует IBIS исходя из назначений Вашего проекта. не думаю, что xilinx хуже. обратитесь к плисовику, сделает.

[kappafrom]

могли и не качать. вот квартус запросто генерирует IBIS исходя из назначений Вашего проекта. не думаю, что xilinx хуже. обратитесь к плисовику, сделает.

здесь нашел то что хотел (SPICE/ELDO/IBIS для Spartan-6)
http://www.xilinx.com/support/download/ind...ries-fpgas.html
с программистом надо поговорить конечно, авось чего подкинет, хотя сам в ближайшей перспективе планирую осваивать подобные инструменты

тому кто распиновку разъема прописывал - руки оторвать за то что он сделал с дифпарами.

вспомнил, распиновка в данном разъеме возможно только такая, иначе в шлейфе дифпары разорвутся. если сбоку от разъема пары отводить то в шлейфе будет P0|P1|N0|N1|..., а надо P0|N0|P1|N1|...,
где Pi|Ni - дифпара

Сообщение отредактировал kappafrom - Nov 21 2014, 11:44

[fill]

fill, спасибо. обнаружил, что название пинов компонента в проекте и в IBIS модели не совпадали.
но кое-что не ясно. в проекте HYPERLYNX_CLASS_FINAL_BLZ.HYP из тренинга выбираю цепь DIFF_SPACE_C/DIFF_SPACE_CN, Field Solver ее показывает как дифпару, а при экспорте в LineSim t-lines остаются несвязанными.

Видимо не поставили галочку "Export coupled segments".

[kappafrom]

Видимо не поставили галочку "Export coupled segments".

точно, спасибо.
кто-нибудь знает где раздобыть или как сымитировать модель метрового SATA-кабеля и SATA 7pin SMD разъема? ничего толкогового не нашел, самые крутые производители разъемов и кабелей моделями не радуют: либо у них запрашиваемых моделей нет, а у некоторых есть, но они морозятся что-либо отсылать, даже студенам.