MG Expedition ликбез ... Опции

[3.14]

Как перетащить компонент с частью разведенных дорожек?
А то в режиме разводки корпус не "зацепляется" и наоборот.
Еще, что то автоматическая переразводка при перетаскивании компонента работает так криво, что приходится сначала отрубать кончики линий у компонента а потом перетаскивать и доводить линии, может что посоветуете, ну или хотя бы как эту "дрянь" выключить?

[fill]

Place > Move Circuit

[3.14]

Спасибо.
Еще, потерял ссылку на "инструктаж" перевода PCAD <-> WG, не подскажите?
Экспериментировал с трансляцией с год назад, из воспоминаний только то что безсмысленно конвертировать PCAD-овские файлы в WG (слишком много руками править) да и к тому же конвертировала только определенная версия CAMCAD PCBtranslator, как сейчас обстоят дела, может появился "нормальный" конвертер?

[3.14]

Еще,
объединил шину в группу и указал максимальный разбег в длинне 5мм , развел, тыкаю кнопку tune, а он вместо выравнивания просто сокращает пути (разрешил все возможные типы выравнивания). Хотя в ReviewHazards появляется ошибка на разбег в длинах на эти цепи.

[fill]

Спасибо.
Еще, потерял ссылку на "инструктаж" перевода PCAD <-> WG, не подскажите?
Экспериментировал с трансляцией с год назад, из воспоминаний только то что безсмысленно конвертировать PCAD-овские файлы в WG (слишком много руками править) да и к тому же конвертировала только определенная версия CAMCAD PCBtranslator, как сейчас обстоят дела, может появился "нормальный" конвертер?

PCAD(схема)--->DxDesigner
PCAD(плата)--->PADS_Layout--->ExpeditionPCB
все родное от ментора

Еще,
объединил шину в группу и указал максимальный разбег в длинне 5мм , развел, тыкаю кнопку tune, а он вместо выравнивания просто сокращает пути (разрешил все возможные типы выравнивания). Хотя в ReviewHazards появляется ошибка на разбег в длинах на эти цепи.

Symptoms
Trouble getting nets to tune

Tuning does not work

Nets fail to tune
Causes
Most likely, either there is an incorrect spelling or syntax in the tuning parameters, or more likely the tolerances and/or tuning constraints and/or space available in which to tune prevent the algorithm from being able to tune to said tolerances, restraints and parameters. Or, not all the nets involved in the tuning "equation" are fully routed (in which case, the algorithm will not even attempt a tuning).
Solutions
The following is a checklist for the more common causes of tuning failure or poor tuning results:

1 - ALL nets involved in a tuning "equation" (that is, both nets of a diff pair, all nets of a match set, all nets interrelated by Delay Formulas equations you've set up, ...) MUST be 100% routed before ANY of them will tune. Please check that the nets you are trying to tune, plus any nets to which or to equations involving which you are trying to tune them, are fully routed.

2 - Fixed or locked trace segments cannot be modified. Therefore, to ensure tunability, please ensure as far as is feasible that all segments of all nets to be tuned are unfixed and unlocked.

3 - Tolerances. In the Net Properties dialog (or the equivalent area in CES), there are tolerance values for diff pair tuning, match sets, and delay formulas. If these tolerances are so tight that the tuning algorithm cannot adhere to them, it will often abandon the attempt. You need to ensure that these tolerances are realistic, taking into account the other restrictions (below) - in other words, for example, if all number of tuning patterns are allowed and there's stacks of board space available around the traces of the net to be tuned, a fine tolerance will probably still work... While experimenting with getting tuning to work, and seeking to eliminate any other possible reason preventing successful tuning, I would suggest slackening these tolerances considerably, even if only to tighten them again once you've established that tuning will work on the design. And please also check that the _type_ of units in the tolerances corresponds to that in the values - i.e. time with time, or length with length.

4 - Editor Control Tuning Tab. As above, if the restrictions are so tight that the tuning algorithm cannot tune within the specified tolerances, it will likely not tune at all. Again, for experimentation I would initially allow all patterns, and reduce minimum values to 0 and maximum values to an inproportionately large value. These can be tightened to reasonable design requirements once it is established that the tuning algorithm is working successfully (please note use of Online DRC for verifying tuning results), although again, one must be realistic in the restrictions one imposes, they must of course satisfy board design requirements, but must also satisfy feasibility for the algorithm!

5 - Space is required to tune! Ensure as far as possible that there is plenty of routable free space on the board in which to tune the appropriate signals. NB the tuning algorithm does NOT reroute, change layers, et al. for the purposes of completing the most effective tuning result possible. The design must prepare a realistic layout for tuning. Very often, bringing a signal out into open space will make all the difference, and enable the tuning algoithm to complete an effective tuning result. Effective use of space AND LAYERS by the designer is critical as an input to the tuning. If all else fails, try experimenting by bringing the signals to be tuned out into open board space, and retry.

6 - This relates also to #4 above. It is usually adviseable to route and tune the most critical signals first, and work down from there towards the least critical nets. This will ensure (see #4 above) maximum space and therefore maximum tuning capability and best results for the most critical nets.

7 - Are one or more of the nets in question DIFF PAIR nets? If ANY diff pair nets are involved, then ALL Online DRC Diff Pair violations for them MUST be cleared before the tuning algorithm with ATTEMPT to tune.

8 - If all else fails, double-check the Net Properties settings to ensure that the tuning parameters are correctly defined, there are no typos, and in particular that the syntax of t.he Delay Formulas definitions, if applicable, if correct throughout. If needs be, start with a simple test involving one or two cells in the table, and work up from there.

[3.14]

Спасибо, помогло.
Я скачал расширенный тренинг по экспедишн, там разделе согласованных длин диф.пар сказано:
>>Если у нескольких дифференциальных пар должна быть согласованная длина:
>>Определите их в одну группу согласованной длины.
>>Вручную подстройте каждую дифференциальную пару.
>>Tune — дифференциальные пары согласуются друг с другом.
Не понял, это что, надо в ручную "вырисовывать" нужную длину, тогда кнопка tune что при этом добавит?

[fill]

Это означает что Tune касается выравнивания длины между парами, а не в паре. Т.е диф. пару разводчик сам ведет совместно (рядышком друг с другом) и поэтому доп. выравнивание внутри ее не делает. Бывают случаи когда нужно точно согласовать длину внутри пары (получилось расхождение за счет разных хвостиков подключения к пинам) вот их и можно подстроить только вручную.

[3.14]

Еще,
в рекламных проспектах писали что экспедишн может сохранять волновое сопротивление диф.пары когда разбивается препятствиями (изменяет расстояние между линиями и изменяет ширину линий). Я пользуюсь 2004.1, ничего подобного при интерактивной трассировке я не наблюдаю
Еще,
средствами экспедишина можно расчитывать зазор для диф.пар при заданной ширине линий, а то задать волновое сопротивление "одиночных" линий - пожалуйста, а для дифпар сам считай и зазор в свойствах вбивай

[fill]

1. Чего-то не помню такого про Expedition. Киньте ссылку на первоисточник.
2. См.

[3.14]

1. Может у меня глюки , если найду ...
2. Извините за ламерство, но откуда запускается этот stckup editor, я все кнопки экспедишина обсмотрел, не нашел. Единственно что заметил - setap parameters / layer stackup - options - там считается ширина линий исходя из волнового сопротивления, но непонял в чем смысл такого окна если в настройках зазоров то же расчитывается.

[fill]

Под окном stackup editor видите торчит окно CES, а оно становится доступным если в настройках проекта указать (включить галочку) что для настроек ограничений надо использовать CES (старый способ - меню Net_Clearance и Net_Properies при этом исчезают, как из DC\DV\DxD так и из Expedition, А ПОЯВЛЯЕТСЯ

[3.14]

Спасибо, еще,
несколько диф.пар идет с разъема на на две нагрузки (для каждой пары), длины их должны быть выровнены на обоих сегментах, насколько я заметил экспедишн выравнивает общую длину, что посоветуете?

[fill]

http://www.megratec.ru/data/ftp/exp_movie/new/Diff_clk.avi

Сообщение отредактировал GKI - Aug 16 2006, 10:14

[3.14]

Я отстутствовал, может файл уже удален, никак не могу скачать
Еще, не пойму, развожу группу дифпар, после того как сигнал разведен линия связи изменяет цвет но не исчезает?

Сообщение отредактировал 3.14 - Feb 13 2006, 13:08

[fill]

Файл на месте. Скорее всего просто вы 11-й пользователь (у нас ограничение не более 10-ти). "Стучитесь" пока не попадете в "избранные"

[3.14]

А где кодек для просмотра взять, полагаю он идет с программой записи клипа?

[fill]

А найти в директории загрузки единственный файл с расширением *.exe трудно?

[3.14]

Никак немогу снова попасть на ФТП, может из этого ролика я уясню ...
"Запарился", простая шина идет с одного источника на два приемника, важен разбег пошине но не важен разбег между группами нагрузок. Топологически делаю Т-образную шину, как сказать экспедишину чтобы он контролировал разбег отростков, причем разные отростки в разных группах?
Я пробовал указывать различную топологию трассировки цепи, не особо помогло

Эскизы прикрепленных изображений

 

[fill]

Кодек можете скачать и с сайта производителя http://www.techsmith.com/download/codecs.asp.
В видео у меня показан пример построения разветвления с использованием пинов сопротивления, вам скорее всего надо будет делать (судя по картинке) с виртуальными пинами. Все это можно сделать только через CES.

[3.14]

CES внедрили начиная с какого релиза? У меня ISD2004, в настройках проекта на нашел такового.
Еще, в экспедишине имеется возможность такого:
1) выделяеш нужный сегмент линии
2) указываеш нужную длинну
3) он автоматом ее дополняет
???

[fill]

ISD2004_Sp1, но для вашего случае лучше поставить Exp2005 (там появились новые разновидности топологий, почитайте в http://electronix.ru/forum/index.php?showt...=10621&st=0 там в ee2005_rus.pdf это частично описанно).

[3.14]

Еще,
можно чтобы в экспедишине на пинах имена цепей писались, а то как ориентироваться на плате не удобно.

[fill]

Нет. Менторовцы не понимают зачем это по большому счету нужно.
По идее можно попробовать организовать это через Automation, но у меня нет времени этим заниматься, да и задача больше для программистов, а не разработчиков.

[Duke_N]

Возможно ли в Expedition скопировать графический обьект из одного проекта в другой?

[dxp]

Еще,
можно чтобы в экспедишине на пинах имена цепей писались, а то как ориентироваться на плате не удобно.

Нет. Менторовцы не понимают зачем это по большому счету нужно.

Как это не понимают? Очевидно же - удобство совсем другого уровня, когда смотришь на плату и сразу видишь, где и что находится. Сразу легко ориентироваться. Фича-то элементарная.

Эскизы прикрепленных изображений

 

[fill]

Возможно ли в Expedition скопировать графический обьект из одного проекта в другой?

Для начала объсните что это за объект и почему его нельзя было сделать нормальной повторяемой библиотечной ячейкой?

[3.14]

Ну например, к FPGA плдвел сигналы ЦАП в одном слое, по ходу разводки решил что надо перенести ЦАП на другие пины. В "любой" системе можно отрезать крайний сегмент линий соединенных с FPGA, обновить нетлист, перенести всю топологию с корпусом, повернуть на нужный угол а потом просто довести отрезанные сегменты до новых пинов FPGA. Как это сделать в экспедишине я не знаю , уже задолбался (переразводить шины при каждой перестановке), т.к. place/move таскает корпуса с разведенными линиями а отрезанные он пытается переразвести ну и тут ...

[fill]

Place>Move_Circuit (при выполнении меню по ПКМ режимы Rip_Up)
А также возможно фиксация трасс перед передвижением.

[3.14]

Еще,
в экспедишине можно в pcb добавить переходные отверстия и коединить их с землей (для лучшего соединения между планами). Пока делаю это через обавление компонентов пинов в проекте, но это очень не удобно да и к тому же это чисто конструктивная особенность которой незачем фигурировать на схеме.

[fill]

Edit>Place>Via

Как создать матрицу переходных см. Array_via.avi (место знаете, к концу дня попробую перекачать все мои видео сюда в ...upload/PCB/mentor_movie)

Сообщение отредактировал GKI - Aug 16 2006, 15:41

[3.14]

Большое спасибо за помощь!
Наконец развел первую плату в экспедишине, четырехдневная плата заняла 2 недели. Длины линий все-таки пришлось в ручную доводить (не все линии смогла выровнять).

[fill]

Ну это не долго на первый раз.
А что значит пришлось в ручную доводить? Руками рисовали гармошки? Или все же использовали помощь как в Tuning_interactive.avi (без этого показанную плату пожалуй вообще не сделаешь, слишком много связей завязанны друг с другом, трогаешь одну - нужно изменять десятки )

[3.14]

Руками дорисовывал гормошки (ох и криво получается) т.к. не все цепи после тюнинга соответствовали нужной длинне, а интерактивный тюннинг я отключил из-за жудких тормозов.
Еще вопросик,
можно на плату наставить "левых" корпусов из библиотеки?

[fill]

Это называется Spare (запасные).
Нужно импортировать их из ЦБ через Library_Services (если они не использованы в схеме). Далее Place_Parts_and_Cells критерий Spare_By_... ).

[Nixon]

2 3.14 Вам еще повезло

Эскизы прикрепленных изображений

 

[AlexN]

ЧТо это было!?

[fill]

В названии видно же - клавиатура

[Nixon]

Пленка крышки секъюрного блока EPP клавиатуры банкомата. Должен честно сказать что я только правил ЭТО, разводил целиком не я.

[3.14]

2 Nixon,
прикольно

2 fill.
Транслирую проект в PCAD через CAMCAD PCB translator, топология конвертируется нормально, но вот со слоями маркировки беда, здорово разъезжаются позиционные обозначения, может что посоветуете.
Еще, планы "рисуются" не в стоях топологии и поэтому после конвертации от планов остаются только контуры, этоможно как то поправить?

[fill]

Я проблемами обратного переноса не занимался.
По обозначениям надо смотреть что передаете, ведь в Expedition есть два объекта на шелкографии, начальная заготовка (Outline, Part_Number, Ref_Des) и обработанная (получается после SilkScreen_Generator, на слое SilkScreen_Layer).
Залитые планы через CAMCAD PCB translator вообще лучше не передавать, т.к при передаче тогда каждый штрих сетки становится самостоятельным контуром для заливки. Поэтому я всегда в CAMCAD PCB translator удалял заливку перед передачей в Expedition (иначе вместо одной большой области заливки, получишь 1000-и мелких областей).
У нас есть контакт с человеком который в данный момент дописывает прямой двунаправленный траслятор PCAD-Expedition (через месяц обещал коммерческую версию), тогда передачу можно будет упростить.

[Gena2001]

Можно ли при разводке выровнять переходные отверстия, например как это делается с корпусами?

[Daniil anim]

2Gena2001:
Попробуйте задать в Editor Control-Grids сетку для via. Скажем 0,1, или ту, которая Вам больше подходит. И уже после этого ручками выравнивайте нужные Вам via.

[Gena2001]

ТО Daniil anim: Тоже можно сделать и с корпусами, однако есть спец. кнопки.

[Krasilnikov]

Tuning_interactive.avi - а где лежит этот чудный файл?

[fill]

...upload/PCB/mentor_movie - для "своих"
ftp://ftp.inlinegroup.ru/output/exp_movie/ - для "терпеливых"

[Krasilnikov]

странно, но там нет такого файла

[fill]

уже есть в обеих местах, только в первом он лежит глубже в поддиректории new

[Krasilnikov]

да, спасибо большое!

а все-таки, как получить диф пару с согласованной длиной проводников внутри нее в авто/интекрактивном режиме? Вручную скучно подгонять длины, да и не очень красиво получается

[fill]

Специального выравнивания для диф. пары нет, т.к при проводке пары система сама ведет проводники рядом и подключение к пинам старается сделать так чтобы длины были одинаковы. Т.е теоретически значительный разброс длины в паре может быть только при раздельной проводке проводов пары.

[3.14]

Уже несколько раз ошибался в CellEditor-е, расставлю пины, а потом окажется что надо зеркально перевернуть (как минимум пины) весь компонент, такое можно сделать?

[3.14]

Еще, как в Cell Editore при присвоении названия контактной площадке , осуществлять эту операцию сразу над группой площадок. А то такое тоскливое занятие 144 раза тыкать по пинам и отыскивать из списка в 50 разновидностей нужную, а потом еще для половины пинов осуществить разворот на 90 градусов и опять же каждый пин по отдельности

[fill]

См. Редактор Посадочных Мест (Cell Editor) в
http://www.megratec.ru/download/163/168/

PS. Внимательно проходите тренинги (в них показано и SHIFT и CTRL)

[3.14]

Чего то я не совсем пойму с поиском нарушения зазоров.
Рисую линию в в слое цепей, проходящую через несколько линий и план с землей, провожу DRC и никак не могу найти наличие ошибки в ReviewHazards.

[Daniil anim]

3.14, Вы не забыли нажать кнопочку 'решётка' в меню Review Hazards - это кнопка обновляет результаты Batch DRC.

[3.14]

Нет не забыл.

Еще, как настроить отоброжение слоев так чтобы на просматриваемом слое не отоброжались номера пинов и refdes от другого слоя, а то такая каша получается.

Сообщение отредактировал 3.14 - Mar 12 2006, 20:15

[fill]

Чего то я не совсем пойму с поиском нарушения зазоров.
Рисую линию в в слое цепей, проходящую через несколько линий и план с землей, провожу DRC и никак не могу найти наличие ошибки в ReviewHazards.

в RH меню Batch>Proximity
нарушение Regular_Trace_to_Regular_Trace

Нет не забыл.

Еще, как настроить отоброжение слоев так чтобы на просматриваемом слое не отоброжались номера пинов и refdes от другого слоя, а то такая каша получается.

DisplayControl закладка Part подраздел Part_Items (выделен синим цветом) пункт Pin_Numbers галочка слева для Top справа для Bottom.
тоже самое в подразделе SilkScreen_Items (а может еще и в Assembly_Items) пункт Ref_Des

[3.14]

1) спасибо, извиняюсь что сам не разглядел
2) как включить/выключить отображение это понятно, ну это же очень неудобно когда при смене слоя (например раз 10 за минуту) я должен лезть в настройки и перенастраивать отображение на интересующий слой (чтобы не путались под глазами номера пинов и поз.обозначения с неинтересующего слоя).

[fill]

Сохраните настройки под разными именами и переключайтесь выбирая файл настроек в Display_Schemes.
Есть еще в закладке General подраздел Options пункт Display_Active_Layer_Only видимость только активного слоя (но это касается только трасс и площадок, номера пинов и RefDes это самостоятельные элементы).

[Gena2001]

При запуске Expedition PCB появляется меню, что значат позиции в нем?

Эскизы прикрепленных изображений

 

[fill]

Это различные типы лицензий которые выбирает легальный пользователь (из того за что он заплатил).
В приложении 3 варианта "сборок" и их опции.

[Vadim]

Как разрешить ставить via на smd-пины? В Editor Control - Routes ставлю галку в Allow one additional via per SMD pin. Не помогает И как запретить при ручной разводке проверять зазоры между объектами одной цепи (via и smd, например)? Как установить уникальные зазоры для объектов одной цепи?

[fill]

Editor_Control>Pad_Entry секция Rules_for_selected_pads

[Vadim]

Спасибо. Помогло частично. Теперь via ставятся непосредственно на smd, а рядом (при нарушении зазора via-smd) - ни в какую Хочу, чтобы зазор via - smd, принадлежащих одной цепи, не проверялся(или установить его в 0). Как быть?

[fill]

Там же есть галочки разрешения смещения от центра КП и размещения скраю и т.п.

[Vadim]

Дык я ж их все включил!!!

[AlexN]

надо настроить netclass and rules

Эскизы прикрепленных изображений

 

[Vadim]

Я уже думал в этом направлении Таким образом мы добьемся не только того, что зазор via - pad, принадлежащих одной цепи, может быть равен нулю. Плюс ко всему имеем нулевой зазор между via - pad разных цепей (класс Default в Вашем примере). Как с такими правилами плату разводить? Вообще, раз зазоры устанавливаются для классов (для отдельных цепей почему-то нет), напрашивается вариант понасоздавать кучу классов (ровно столько, сколько цепей ). Только тогда этот метод прокатит...
Странно, в SPECCTRA и PADS настройки зазоров для элементов, принадлежащих одной цепи есть, а в Expedition - нет.

[AlexN]

Вы абсолютно правы, я поторопился, просто когда-то делал для конкретной цепи, и задавал ей свой собственный класс, а для классов, содержащих более 1 цепи не проканает

[fill]

Дык я ж их все включил!!!

Дык все-то как раз и не надо, а только Allow_via_under_pad и Allow_off_pad_origin

[kochkuroff]

А как работают Actual Plane Shapes? Как я понял они позволяют редактировать полигон уже после его генерации. Только, у меня не получается даже увидеть эти самые Actual Plane Shape, не то что редактировать, хотя их отображение я включил 8-)

[fill]

http://megratec.ru/data/ftp/demo_video_200...Shapes(APS).avi

[Vadim]

Дык я ж их все включил!!!

Дык все-то как раз и не надо, а только Allow_via_under_pad и Allow_off_pad_origin

Если сделать так, то получается, что via ставятся и на smd и рядом (в том числе и с нулевым зазором). А вот запретить via на smd и установить зазор via-smd, принадлежащих одной цепи, равным нулю - это, как я понял, в Expedition сделать нельзя. К сожалению

[3.14]

Вот еще такой ворос.
Например, FPGA имеют целую кучу блокировочных конденсаторов, каждый раз расставлять которые не самое веселое занятие, посоветуйте плиз способ автоматизации. Посмотрел в сторону переиспользуемых блоков, показалось что слишком много геморою с созданием символа на блок.

[fill]

1. На самом деле символ блока легко генерится на основе его подсхемы.
2. Не знаю как вы будете использовать Reusable_Block для FPGA в разных проектах, ведь по идее каждый проект FPGA по своему уникален (т.е будут меняться число задействованных контактов и т.п).
3. Если структура размещения рядная, то можно автоматизировать размещение используя размещение в матрицу.
4. Кстати можно попробовать сделать размещение заранее в шаблоне платы. Т.е при прямой аннотации из схемы в плату эти изначально запасные (Spare) компоненты станут задействованными и их не надо будет размещать.

[3.14]

Какие условия должны выполняться чтобы правильно работало Place/CopyCircuit? Расположил FPAG и конденсаторы, развел питание, топология скопировалась (вместе с размещением) нормально (в проекте 2 FPGA). Добавил к этому "букету" конфигурационное ПЗУ и тут началось ... В итоге получается так, выделяю всю кучу компонентов (кроме FPGA) все копируется нормально, но стоит выбрать саму FPGA как сразу появляется сообщение о невозможности найти эквивалентную чать, причем даже когда выбираеш только одну FPGA

[3.14]

Еще меня до трясучки доводит взаимосвязь углов входа отростков в линию и ширина линии. Это можно как то отключить или настроить?

Эскизы прикрепленных изображений

 

[fill]

Какие условия должны выполняться чтобы правильно работало Place/CopyCircuit? Расположил FPAG и конденсаторы, развел питание, топология скопировалась (вместе с размещением) нормально (в проекте 2 FPGA). Добавил к этому "букету" конфигурационное ПЗУ и тут началось ... В итоге получается так, выделяю всю кучу компонентов (кроме FPGA) все копируется нормально, но стоит выбрать саму FPGA как сразу появляется сообщение о невозможности найти эквивалентную чать, причем даже когда выбираеш только одну FPGA

Не видя перед собой данного примера вряд ли смогу помочь (навернаяка есть какая-то причина в таком поведении системы, но какая мне в данный момент не понятно)

[3.14]

Еще, в чем может быть глюк при перемещении топологии с компонентами, как видно из рисунков, при переносе остаются на старом месте части некоторых линий и перенос при этом перестает работать.

Эскизы прикрепленных изображений

 

[fill]

Еще, в чем может быть глюк при перемещении топологии с компонентами, как видно из рисунков, при переносе остаются на старом месте части некоторых линий и перенос при этом перестает работать.

Перенос воспринимает трассы как fanout и соответственно двигает вместе с компонентом только если они меньше определенной длины (размер нигде точно не сформулирован, поэтому не знаю точных значений). В данном случае эти цепи он не воспринимает как fanout и поэтому оставляет их на месте, пытаясь после перемещения дотрассировать до них, в этом и проблема.

Еще меня до трясучки доводит взаимосвязь углов входа отростков в линию и ширина линии. Это можно как то отключить или настроить?

Сразу точно и не вспомнить. Но если трассировать в интерактиве, чтобы по умолчанию иметь широкую трассу нужно включить Editor_Control>Routes>Expand_traces, также на поведение сильно влияют значения в рисунке над этим параметром.

[3.14]

По поводу перемещения, это можно как то настроить?

[3.14]

По поводу толщины линии на ответвлениях, как ни крути, если угол входа ответвления в линию не прямой она начинает свои изгибы за препядствия считать и сокращает толщину

Эскизы прикрепленных изображений

 

[fill]

В хелпе найдите Pseudo Interconnect Rules правила по которым система работает

[3.14]

Неловко беспокоить по пустякам, но я нигде в доке не нашел упоминаний о Pseudo Interconnect Rules

[fill]

См. рис.

[3.14]

Можно как то самостоятельно "автоматизировать" добавление змейки (или хотя бы одного звена змейки) на линию? А то как получается, укажешь разбег в шине а експедишн обязательно процентов 30 линий не сможет выровнять и вот начинаеш дорисовывать змейки на остальных линиях, получается очень не красиво и долго.

[fill]

Нет ничего невозможного. Возмите например за основу:
C:\MentorGraphics\2005EXP\SDD_HOME\standard\examples\pcb\Automation\Scripts\Spiral.vbs
скрипт создает спиралеобразную трассу


Кстати еще есть функция Hug_Trace которая делает отрезок новой трассы по образу и подобию или др. трассы или например указанного контура (например если надо чтобы проводимый сегмент трассы лег точно вдоль выбранного контура фигуры)

[3.14]

Вот такой вопросик по DC.
Я практически все связи на схеме не рисую а использую bidirectional hiraсhical connector-ы (гораздо бысрее, да и особо не придираются).
В случае с FPGA очень часто приходится двигать шины туда-сюда по пинам. В PCAD-е это не представляло труда, просто копируеш нужные порты, расчищаешь место и вставляеш. А в DC, при копировании этих самых иерархических конекторов название цепей не сохраняется, и приходится все в ручную переписывать. Вот сейчас меня приспичило сдвинуть по часовой стрелке все линии (TQ208) на 8 пинов, это я буду с час тупейшей работай занят. Посоветуйте как быть, может я не теми конекторами пользуюсь ?

Эскизы прикрепленных изображений

 

[fill]

1. Tools>Options>Settings>Copy_Net_Names_with_wire - Yes
2. У вас имя принадлежит чему - коннектору или проводу. Если коннектору то копируется по умолчанию.
3. Имя на коннекторе и на проводе могут отличаться друг от друга
4. Есть команда Disconnect для отсоединения пинов символа от проводов. Соответственно после этого их можно будет просто двигать относительно друг друга.
5. Зачем двигать провода если можно быстро перенумеровать пины (Pin_Number)
6. Почему bidirectional hierarсhical connector-ы - схема что иерархическая (насколько видно она просто многолистовая)?

[3.14]

Спасибо, пункт первый меня успокоил.
Имена я приписываю линиям, может правильнее их присваивать коннекторам?
А то сейчас чтоб название линии присвоить, приходится это делать дважды. Сначала назначить имя, потом уйти из свойств этой линии, а после еще раз назначить имя линии, только после этого появляется название на коннекторе.

Перенумеровывать пины очень не хочется, умру потом на отладке отыскивать с какого пина какой сигнал идет и наоборот. К тому же при таком виде рисуя схему зразу топологию прикидываешь.
Насчет выбора именно иерархических коннекторов, просто в самом начале, когда искал чем мне сигналы с одного листа на другой перетаскивать он мне попался. А разве он чем то плох для простых многолистовых схем?

[fill]

1. Для показа продолжения цепей по листам есть to-page и from-page, появляются в меню ПКМ при рисовании wire (это Inter_page_connectors т.е межстраничные соединители, тип у них один но разная графика, есть еще и Intra_page_connectors - внутри страницы), в этом случае система проверяет продолжилась ли цепь на др. странице (или этой странице в случае Intra-page). Например поставили to-page на одной странице, а на другой забыли поставить from-page, тогда система предупредит что цепь должна продолжаться где-то на др. страницах но продолжения не видно.
2. На них нет имени, т.е просто подсоединяем их к названной цепи и все.
3. Иерахический используется для согласования по иерархии, т.е его имя в схеме должно ссответствовать имени пина на блочном символе этой схемы.

[3.14]

Чего то с CES какие то вечные траблы происходят.
Почему-то в списке отсутсвуют некоторые цепи (GND и 3.3v), вечно ни с того ни с сего не может синхронизировать DC и Expedition, приходится мудрить со способами интеграции, перезапускать проект и пр. шаманством заниматься. Сейчас я вообще в осадке, при синхронизации, две цепи взяли и переименовались в 5v и ну хоть тресни ни туда ни сюда ...

[3.14]

Еще вопросик по выравниванию длин линий.
Например, имею четыре линии, одна заведомо длинее остальных, в данном случае автоматическое выравнивание не срабатывает (да как и в большинстве моих случаев). Решил что надо выровнять длину по наидлиннейшей линии, зафиксировал три линии (вместе с самой длинной) пытаюсь автоматом удлиннить оставшуюся линию, но экспедишн не удлинняет эту линию, а как мне кажется приводит к среднему значению длинны всей шины. Может это как-то настраивается?

Извиняюсь, похоже поспешил с выводом. Все-таки выравнивание в экспедишине как игра в рулетку

[fill]

Чего то с CES какие то вечные траблы происходят.
Почему-то в списке отсутсвуют некоторые цепи (GND и 3.3v), вечно ни с того ни с сего не может синхронизировать DC и Expedition, приходится мудрить со способами интеграции, перезапускать проект и пр. шаманством заниматься. Сейчас я вообще в осадке, при синхронизации, две цепи взяли и переименовались в 5v и ну хоть тресни ни туда ни сюда ...

Скорее всего они в списке питаний. Чтобы попали в общий список надо поставить на них галку Routable (CES>Edit>Design_Preferences>Powers_and_Grounds)

По поводу переименования - наверняка есть причина, но мне отсюда ее не видно (смогу сказать только если буду иметь этот проект).

На счет выравнивания тоже не смогу сказать не видя настроек проекта.

[3.14]

При скруглении углов у меня минимальный радиус составляет 0.4мм, его можно уменьшить.
А то получается что на самых важных участках это скругление не работает.

Эскизы прикрепленных изображений

 

[fill]

Symptoms
getting the best results for rounded corners in differential pairs

Need to round traces corners

Rounded Corners

Differential pairs.
Causes
If your differential pairs are routed in 45 degree corners and you need to have corners rounded... You will see that in corners area the spacing between the two diff. pairs doesn't keep your defined space.
Solutions
If you defined your design to have rounded corners on your traces It is better to work with 90 degree corner traces and not as defaults setting.

Please open editor control -> Route Tab -> Uncheck the 45 degree option under route section.

Now you will be able to route in 90 degree corner

Select the corners to round.

open Modify Corners Icon

sent the minimum Radius to 14 and maximum to 20 and apply.

If needed you can move your corners (if small tuning is requires).

[3.14]

Еще, когда укажешь на слое полигон, то после этого экспедишн не дает водить цепи которые присвоены к этому полигону . Дело в том, что я потом это перетаскиваю в PCAD, а у того как правило проблемы возникают с отводами от SMD пинов к полигону.

[fill]

Т.е насколько я понимаю у вас SMD пин находится внутри Plane_Area. Естественно в этом случае система считает что пин итак будет подсоединен через Plane_Processor.
Если все таки хотите проложить отрезок трассы от пина SMD до какого-либо места внутри полигона, то сделайте это в режиме рисования (Draw Mode). В свойствах (Properties) рисуемого объекта выбрать (Trace) и например нарисовать линию.

[3.14]

А можно как-то из проекта DV-ExpeditionPCB получить BOM лист, который потом можно в TDD засунуть?

[3.14]

Вроде как то разобрался (файл конфига прилагаю), вот только есть одна неприятность.
ГОСТ-ы и прочую ерунду я прикреплял на компонент в поле "Description", а это поле после рождения BOM пустое. Пробовал "Label" использовать, то же самое. А вот если, например, "IBIS" подставить, тогда нормально ...

Прикрепленные файлы

 cdb2bom1.asc.txt ( 437 байт ) Кол-во скачиваний: 157

 

[vetal]

А можно как-то из проекта DV-ExpeditionPCB получить BOM лист, который потом можно в TDD засунуть?

Я так для эксперимента делал. Из DC/DV нужно только PartNumber и RefDes, вся остальная информация берется из базы TDD, в установочной директории даже пример есть.