Схемы управления клоком - вопросы., Вопросы по типовым схемам. Опции

[MegaVolt]

Посмотрел типовые схемы правильного включения выключения клока и возник ряд вопросов.

Для классическая схема - триггер(латч) - элемент И

1.1 Почему ставят латч вместо триггера? Какая разница?
1.2 Правильно ли я понимаю что CE должен быть уже синхронным? И соответственно для несинхронного CE ещё дополнительный синхронизатор.

Для обычной логики без триггера

1.3 Чем грозят иголки по тактовому входу? Метастабильность?

Сообщение отредактировал MegaVolt - Nov 10 2015, 09:36

[gerbity]

1.1 Латч - это асинхронный элемент, а триггер синхронный. Следовательно триггер должен чем-то тактироваться. И как же его тактировать тем же самым клоком, который к нему на вход подается? фигня получится какая-то. Это вот если пересинхронизировать более медленный клок другим - более быстрым, то да. Там уже триггеры нужны. Даже два, чтобы метастабильности не было.
1.2 Вообще да, любые операции с клоком нужно делать синхронными с этим клоком сигналами. Иначе не оберетесь гличей. Вот например статейка про безгличивый клоковый мультиплексор. Там сигнал select для мукса предварительно синхронизируется по обоим клокам.
1.3 Не совсем понятно как тактовый вход относится к обычной ( не триггерной) логике.
А вообще гличи (иголки или наоборот провалы) на клоке опасны для триггеров из-за того, что схема начинает непредсказуемо себя вести. Метастабильность только один из вариантов. Она появится, если этот глич нарушит сетапы или холды на одном триггере, и тогда эта метастабильность может распространиться по всей схеме. А если так получится, что не нарушит, то это наверное в какой-то степени еще хуже. Потому что это приведет к ложному (не рассчитанному) срабатыванию триггера. Пропустится например какое-нибудь значение счетчика, где-нибудь в дешефраторе команд процессора и он пропустит одну команду. И найти такой баг иногда довольно сложно.

Сообщение отредактировал gerbity - Nov 11 2015, 08:04

[yuravg]

1.3 Чем грозят иголки по тактовому входу? Метастабильность?

- Синхронная логика не будет работать

- Метастабильность это про другое
altera note,
если кратко: если на вход тригера поступает сигнал не привязанный к клоку (по времени установки, удержание) то на выходе тригера может быть что угодно: 1,0,X

[MegaVolt]

gerbity

1.1 Латч - это асинхронный элемент, а триггер синхронный. Следовательно триггер должен чем-то тактироваться. И как же его тактировать тем же самым клоком, который к нему на вход подается? фигня получится какая-то.

Так схемы одинаковы и клок заводится и на латч и на триггер Вот картинка

Есть точно такой же вариант с триггером а не латчем. Единственное объяснение которое я понимаю - в ASIC`ах латч реализуется меньшим числом гейтов по этому выгода. Латч точно так же подвержен метастальности как и триггер. Особого выигрыша не вижу

1.2 Вообще да, любые операции с клоком нужно делать синхронными с этим клоком сигналами. Иначе не оберетесь гличей.

В том и фокус что про эту схему с латчем пишут что энейбл может быть асинхронным. Как это возможно я пока не понял

1.3 Не совсем понятно как тактовый вход относится к обычной ( не триггерной) логике.

Очень просто - берём схему типичного частотомера. И видим что входной клок на элементе И объединяется с воротами заданой длительности без какой либо синхронизации. И эта пачка импульсов напрямую заезжает на счётчик. По теории в начале и в конце пачки могут быть иголки и счётчик будет считать неверно. Но в инете я почти ничего не нашел про это. Единицы пишут про применение хитрого патентованного триггера который якобы свободен от метастабильности но реально она у него есть просто очень редкая.

А вообще гличи (иголки или наоборот провалы) на клоке опасны для триггеров из-за того, что схема начинает непредсказуемо себя вести. Метастабильность только один из вариантов. Она появится, если этот глич нарушит сетапы или холды на одном триггере, и тогда эта метастабильность может распространиться по всей схеме.

А есть картинки метастабильности именно от иголок по клоку? Потому что везде где говорят про метастабильность клок отличный а данные плавают.

А если так получится, что не нарушит, то это наверное в какой-то степени еще хуже. Потому что это приведет к ложному (не рассчитанному) срабатыванию триггера. Пропустится например какое-нибудь значение счетчика, где-нибудь в дешефраторе команд процессора и он пропустит одну команду. И найти такой баг иногда довольно сложно.

Где баг а где и норма. Например в частотомере.

yuravg

- Синхронная логика не будет работать

Как именно не будет работать?

- Метастабильность это про другое

Да вроде как и не сильно важно что за проблема у нас. То ли данные не достаточно долго стоят на входе. То ли клок убирается раньше чем они защёлкнулись. Глючить по иде должно и то и другое. Хотя явного подтверждения я в инете не нашел.

Сообщение отредактировал MegaVolt - Nov 11 2015, 10:41

[krux]

включать-выключать-переключать - принцип один и тот же. Добиваются того, чтобы не было выбросов (glitch).
если выбросов нет - то все ограничения по времянкам (setup & hold) выполняются автоматически.

[MegaVolt]

включать-выключать-переключать - принцип один и тот же. Добиваются того, чтобы не было выбросов (glitch).
если выбросов нет - то все ограничения по времянкам (setup & hold) выполняются автоматически.

В классической схеме да. В частотомере уже есть нюансы. Например импульс может приходить всего один. И и у нас нету 4 для включения и выключения схемы. Что делать?

Сообщение отредактировал MegaVolt - Nov 11 2015, 10:45

[krux]

Например импульс может приходить всего один

так вы тогда определитесь с тем, что за прибор вы делаете.
счетчик импульсов или частотомер?
и определитесь с тем, какие у этих импульсов могут быть параметры.

если вы импульсы считаете - так надо тогда оцифровывать передние или задние фронты на высокой частоте, а не использовать счетчик с тактовым входом, подключенным ко входу вашего прибора.

[MegaVolt]

так вы тогда определитесь с тем, что за прибор вы делаете.
счетчик импульсов или частотомер?

А какая разница между счётчиком импульсов за заданный интервал времени и частотомером?

и определитесь с тем, какие у этих импульсов могут быть параметры.

Любые прямоугольные импульсы длительностью не больше заданной в паспорте на триггер. Т.е. начиная от единичного импулься минимальной длительности за измеряемый интервал до максимальной непрерывной частоты.

[krux]

Любые прямоугольные импульсы длительностью не больше заданной в паспорте на триггер.

Ну вот вы сами себе и ответили.
Теперь вам требуется обеспечить, чтобы сигналы, приходящие на входы D и C вашего триггера в плисине, соответствовали диапазонам значениий в даташите на плисину.

[MegaVolt]

если вы импульсы считаете - так надо тогда оцифровывать передние или задние фронты на высокой частоте, а не использовать счетчик с тактовым входом, подключенным ко входу вашего прибора.

Это снижает максимальную рабочую частоту минимум вдвое. Неужели в частотомерах так делают? Где на это можно посмотреть? Вот классическая схема. А ней входная частота попадает на тактовый вход.

Ну вот вы сами себе и ответили.
Теперь вам требуется обеспечить, чтобы сигналы, приходящие на входы D и C вашего триггера в плисине, соответствовали диапазонам значениий в даташите на плисину.

Где ж ответил если тут нет алгоритма приведения входного сигнала в это самое соответствие. Без пропусков и потерь входных импульсов.

Из того что я вижу пока - для частотомеров на иголки в начале и в конце забивают. Ну или как то решают вопрос но как не очень понятно. Понижение частоты вдвое выход конечно но мне кажется что в реале делают иначе как то.

Сообщение отредактировал MegaVolt - Nov 11 2015, 11:11

[yuravg]

Как именно не будет работать?

У синхронной логики будут ложные срабатывания, или не срабатывания в нужный момент,
если во время иголки нет установки/удержания данных надо бороться с метастабильностью

Да вроде как и не сильно важно что за проблема у нас. То ли данные не достаточно долго стоят на входе.
То ли клок убирается раньше чем они защёлкнулись.
Глючить по иде должно и то и другое. Хотя явного подтверждения я в инете не нашел.

Да будет глючить при не выполнении любого из условий, документация на Вашу микросхему с требования по таймингу - это и есть тому подтверждение.

То ли клок убирается раньше чем они защёлкнулись.

тогда уж не частота убирается (частота должна быть очень высокой для этого), а помехи мешают ее формированию

[MegaVolt]

У синхронной логики будут ложные срабатывания, или не срабатывания в нужный момент,
если во время иголки нет установки/удержания данных надо бороться с метастабильностью

А если сетап-холд соблюдён а не соблюдена минимальная длительность клокового сигнала. Что будет? И если вдруг есть то можно ссылочку на теорию этого дела?

Да будет глючить при не выполнении любого из условий, документация на Вашу микросхему с требования по таймингу - это и есть тому подтверждение.

Само собой. Будет. Но зная как именно с этим можно бороться. Например с несоблюдение сетап холд борются синхронизатором. А что будет в случае короткого единичного импулься короче паспортного требования?

тогда уж не частота убирается (частота должна быть очень высокой для этого), а помехи мешают ее формированию

Вопрос не в частоте а в длительности единичного импульса частота может быть любой. Хоть пару герц.

Сообщение отредактировал MegaVolt - Nov 11 2015, 11:40

[gerbity]

У вас с такой схемой (если ее так реализовывать как нарисовано) вообще всякий ужас с гличами может твориться. Я, конечно, давно не работал с FPGA (больше занимаюсь разработкой под ASIC) и привык строго относиться к сигналам клоков и ресетов, может и появились какие-нибудь хитрые триггеры или адгоритмы трассировки, которые помогают избавиться от гличей, но частота у вас с триггера Шмитта может идти любая, и заранее рассчитать задержки, чтобы избавиться от гличей, тут невозможно. Я бы на вашем месте, если это возможно, завел одну глобальную быструю частоту, и все через неё бы пустил. Ту частоту, с триггера Шмитта также бы пересенхранизировал на внутреннюю частоту, тогда бы и гличей не было бы. То же касается и ресетов. В схеме должен быть только один асинхронный ресет, который в самом начале ставит все триггеры в 0 (или в 1). Всё остальное - это должны быть всякие синхронные SET-ы (в 0 или в 1 смотря что нужно). При таком раскладе, естественно сигнал с делителя не надо заводить на сброс, а на синхронный SET в 0. Когда все будет синхронно, то все проблемы сами пропадут, потому как Quartus (или чем вы там пользуетесь) сам рассчитает нужные задержки между сигналами для соблюдения setup/hold и установит правильные констрейны (да они и не нужны будут на такой синхронной схеме). Сейчас у вас с скорее всего где-то идет нарушение setup/hold (что совсем не невероятно при такой реализации), что в свою очередь приводит к тому что триггер с равной вероятностью может защелкнуть как предыдущее так и последующее значение (или вообще что-то что третье, короче X будет на его выходе) и эти иксы могут все данные в счетчике херить.

Сообщение отредактировал gerbity - Nov 11 2015, 11:56

[krux]

посмотрите хотябы как сделаны всякие Ч3-66, Ч3-89 --- http://www.astena.ru/teh_18.html

приведенная вами схема - поделка радиолюбительская. если заводить речь про измерения и метрологию, то ожидать от неё каких-либо достоверных результатов я бы не стал.

В частотомере уже есть нюансы. Например импульс может приходить всего один.

какая разница между счётчиком импульсов за заданный интервал времени и частотомером?

разница в том, что частотомеры измеряют периодические сигналы.
на каком основании вы говорите про допустимость измерения одиночного импульса частотомером мне не понятно.

[MegaVolt]

У вас с такой схемой (если ее так реализовывать как нарисовано)

Не не не..... не надо про меня. У меня всё хорошо и со схемой и с пониманием работы. Есть небольшое недопонимание работы триггера в граничных услових.

Для того чтобы не уходить в офтопик открыл новую тему. http://electronix.ru/forum/index.php?showtopic=131669

[Shivers]

1.1 Почему ставят латч вместо триггера? Какая разница?

Можно использовать просто логический элемент (И или ИЛИ), а можно в связке с D-latch (синхронная защелка, не путать с асинхронной - RS или JK защелкой). Защелка помогает избежать метастабильности, поскольку полтакта маскирует переходные процессы. Если действительно хотите разобраться с работой синхронных защелок, погуглите про Time borrow. Только тогда станет понятно, зачем их используют для clock gate.

1.2 Правильно ли я понимаю что CE должен быть уже синхронным? И соответственно для несинхронного CE ещё дополнительный синхронизатор.

У синхронного D-триггера все входы синхронные, за исключением (опциональных) асинхронных сброса и установки. CE всегда синхронный.

1.3 Чем грозят иголки по тактовому входу? Метастабильность?

Что такое иголки? Скважность, отличная от 50%, или помеха? В обоих случаях, если триггер вообще работает (переключается) с таким тактовым сигналом, и информация успевает пробежать в логике за требуемый период (период = длительность двух фаз), то проблем нет. Таким образом, все зависит от иголки - периода, и длительности короткой фазы. При неудачном раскладе вам грозит метастабильность и ложное срабатывание триггера. Лучше всего это видно в моделировании на спайсе.

[MegaVolt]

посмотрите хотябы как сделаны всякие Ч3-66, Ч3-89 --- http://www.astena.ru/teh_18.html

В Ч3-66 как раз нет листа со схемой счётчика. Во втором нету вообще схемы. Что я там должен был увидеть? Может просто на словах расскажите что там?

приведенная вами схема - поделка радиолюбительская. если заводить речь про измерения и метрологию, то ожидать от неё каких-либо достоверных результатов я бы не стал.

Метрология определяется опорным генератором. Всё остальное цифра. Чем приведённая схема плоха я не очень понимаю. Поделитесь?

разница в том, что частотомеры измеряют периодические сигналы.
на каком основании вы говорите про допустимость измерения одиночного импульса частотомером мне не понятно.

Частотомер измеряет количество пришедших импульсов за единицу времени. В случае непрерывной частоты полученное число совпадает с частотой. В других случаях это просто число импульсов. Опять же если мы говорим про частотомеры прямого счёта. Т.е. те где можно считать импульсы напрямую. Само собой какие нибудь радиочастотные Гигагерцовые работают на других принципах и само собой к ним другие требования к частоте.

Можно использовать просто логический элемент (И или ИЛИ), а можно в связке с D-latch (синхронная защелка, не путать с асинхронной - RS или JK защелкой). Защелка помогает избежать метастабильности, поскольку полтакта маскирует переходные процессы.

Означает ли это что защёлка свободна от метастабильности? Или на защёлку нужно подавать тоже синхронный строб?

Если действительно хотите разобраться с работой синхронных защелок, погуглите про Time borrow. Только тогда станет понятно, зачем их используют для clock gate.

Я не спрашивал ЗАЧЕМ. Я спрашивал почему латч а не триггер. Триггер тоже отлично маскирует переходные процессы.

У синхронного D-триггера все входы синхронные, за исключением (опциональных) асинхронных сброса и установки. CE всегда синхронный.

Это очевидно. Вопрос был про clock enable для всей схемы включая латч и элемент И. Позволяет ли вся эта схема использовать асинхронный вход управления клоком или нет?

Что такое иголки? Скважность, отличная от 50%, или помеха?

Сигнал очень короткой длительности. Единичный импульс длительностью например 1нс, 500ps, 250ps и т.д. Где граница после которой триггер не сработает или сработает с глюками? Какими?

В обоих случаях, если триггер вообще работает (переключается) с таким тактовым сигналом, и информация успевает пробежать в логике за требуемый период (период = длительность двух фаз), то проблем нет. Таким образом, все зависит от иголки - периода, и длительности короткой фазы. При неудачном раскладе вам грозит метастабильность и ложное срабатывание триггера.

Есть доки про метастабильнось именно от иголок а не от несоблюдения сетап-холд? Я таких док не нашёл.

Лучше всего это видно в моделировании на спайсе.

Ага этим и занимаюсь

[Shivers]

Означает ли это что защёлка свободна от метастабильности? Или на защёлку нужно подавать тоже синхронный строб?

Это синхронные схемы. Управление защелкой - строго синхронный сигнал, с выхода синхронного триггера

Я не спрашивал ЗАЧЕМ. Я спрашивал почему латч а не триггер.

Пережимает клок логический элемент (И/ИЛИ), управляемый синхронным сигналом (с выхода триггера). Если внимательно посмотрите диаграммы, то увидите, что пережатие происходит не всегда безопасно -есть риск возникновения глитчей в одном из полутактов. Чтобы их замаскировать используют защелку, которая маскирует глитчи ровно полтакта. Но можно обойтись и без нее.

Триггер тоже отлично маскирует переходные процессы.Это очевидно.

Очевидно. Управление пережатием клока - это синхронный сигнал (т.е. с триггера).

Вопрос был про clock enable для всей схемы включая латч и элемент И. Позволяет ли вся эта схема использовать асинхронный вход управления клоком или нет?

Что за асинхронный вход управления клоком? СЕ? это синхронный вход. Прочитайте статью в моей подписи, там как раз про clock-gate написано, в частности. Может быть, поможет найти ответ. Потому что я не очень понял вопроса.

Сигнал очень короткой длительности. Единичный импульс длительностью например 1нс, 500ps, 250ps и т.д. Где граница после которой триггер не сработает или сработает с глюками? Какими?

Чтобы ответить, надо моделировать на спайсе конкретную схему. Кроме длительности важна амплитуда и наклон фронта/среза сигнала. Если речь только о ПЛИС, в доке должны быть указаны жесткие требования, предъявляемые к форме внешнего тактирующего сигнала.

Есть доки про метастабильнось именно от иголок а не от несоблюдения сетап-холд? Я таких док не нашёл.Ага этим и занимаюсь

Триггер - это автомат. Но автомат реализован в базисе КМОП элементов. У которых есть переходные характеристики, емкости (нелинейные) входов, и т.д. Во временном моделировании этот элемент представлен в виде модели - источника напряжения, у которого все задержки отнесены к выходам. Т.е. временное моделирование ответа не даст - моделировать глитчи бесполезно. Обычно, их просто стараются избежать. А вот моделирование на спайсе - даст ответ. Но поскольку спайс моделей транзисторов, и схемы элементов вашей ПЛИС, вы не найдете, то точные ответы и на ваши вопросы можно получить только у разработчиков ПЛИС (т.е. у сотрудников фирмы-производителя ПЛИС).

[MegaVolt]

Это синхронные схемы. Управление защелкой - строго синхронный сигнал, с выхода синхронного триггера

Некоторые источники в инете говорят обратное. По этоу я и засомневался например тут:
 Challenges_In_Verification_of_Clock_Domains.pdf ( 297.41 килобайт ) Кол-во скачиваний: 170

На стр 5 они утверждают что на латч можно подавать именно асинхронный сигнал и всё будет ок. По этому у меня и возникли сомнения. И пока я вижу единственную проблему этой схемы это глюк если CE придёт на латч близко с клоком который фиксирует это состояние. Будет мметастабильность на выходе как я понимаю. Но я могу чего то и не догонять.

Чтобы ответить, надо моделировать на спайсе конкретную схему. Кроме длительности важна амплитуда и наклон фронта/среза сигнала. Если речь только о ПЛИС, в доке должны быть указаны жесткие требования, предъявляемые к форме внешнего тактирующего сигнала.

Понятно что будут нюансы связанные с конкретной реализацией. И считал что есть хотя бы теоретическое поведение схемы. Примерно как это сделано для несоблюдения сетап-холд. Т.е. одно явление описано ярко и многократно. А второе почти никак. Вот и интересно почему. Может нет никакого явления?

А вот моделирование на спайсе - даст ответ. Но поскольку спайс моделей транзисторов, и схемы элементов вашей ПЛИС, вы не найдете, то точные ответы и на ваши вопросы можно получить только у разработчиков ПЛИС (т.е. у сотрудников фирмы-производителя ПЛИС).

Это понятно. Но любопытно глянуть хоть на какой триггер. Пока модель не могу найти нормальную

Сообщение отредактировал MegaVolt - Nov 12 2015, 12:41

[krux]

Полностью поддержу Shivers.

Есть доки про метастабильнось именно от иголок а не от несоблюдения сетап-холд?

Если ваш тактовый сигнал имеет duty cycle, сильно отличающийся от 40...60%, либо имеет просечки (glitch), то вы имеете дело не с синхронной схемой, а с асинхронной. При этом про t_setup и t_hold, равно как и метастабильность можно забыть, поскольку они определены и имеют физический смысл только для синхронных схем.
Асинхронные схемы анализируются в SPICE.

[Shivers]

Некоторые источники в инете говорят обратное. По этоу я и засомневался например тут:

Это немного другое. Я писал о типовом использовании c-gate в одном клоковском домене. А здесь затрагивается вопрос CDC (clock domain crossing).
Пересинхронизация из одного домена в другой всегда связана с метастабильностью, поэтому схема (на стр. 5, рис. 5) используется в CDC, но в тексте прямо написано что будут глитчи, и с этим ничего не сделаешь.

[MegaVolt]

Если ваш тактовый сигнал имеет duty cycle, сильно отличающийся от 40...60%, либо имеет просечки (glitch), то вы имеете дело не с синхронной схемой, а с асинхронной.

Если не секрет откуда взята эта информация? Ведь для синхронной схемы есть по сути два понятия и оба они отсчитываются от переднего фронта. Про задний вроде как умалчивается.

[RobFPGA]

Приветствую!

Если параметр явно это не указан в datasheet для практического применения я принимаю за минимальный pulse width длительность полупериода максимальной частоты которую можно подать на заданный клок. Все что меньше считается недопустимым и не гарантирует корректную работу.

Клок с duty cycle !=%40..%60 это нормально и не коим образом при этом не получается асинхронной схемы.

Успехов! Rob.

[krux]

Клок с duty cycle !=%40..%60 это нормально и не коим образом при этом не получается асинхронной схемы.

я бы сказал, что у данного утвержения слишком много "если".
на практике, при сборке блока в проекте ПЛИС на предельных частотах (например, 670-710 МГц для xilinx), при duty cycle = 30-70% гораздо больше шансов "развалиться" по времянкам чем при duty cycle = 45-55%.
для того чтобы убедиться в этом достаточно честно указать duty cycle в SDC.

[MegaVolt]

посмотрите хотябы как сделаны всякие Ч3-66, Ч3-89

Взял последнее из того до чего смог дотянуться - Agilent 53132A: клок и интервал поступают на обычный JK триггер MC10H135FNG. Входной клок на С, гейт на JK. Правда выход они обрабатывают интересно. На выходе стоит компаратор который и выдаёт младший бит.

Эта вся защита от метастабильности. Я вполне допускаю что компаратор и является этой защитой если порог срабатывания настроен выше или ниже метастабильного уровня на выходе логики.

Сообщение отредактировал MegaVolt - Nov 16 2015, 08:30