|
Передатчик CSI-2 на CycloneIII, Error: Pin "ХХХ" requires a pseudo-differential I/O assignment |
|
|
|
Apr 19 2018, 11:15
|
Группа: Участник
Сообщений: 12
Регистрация: 16-02-13
Из: Ленинградушка
Пользователь №: 75 653

|
Добрый день. Пытаемся реализовать преобразователь HD-SDI видео в формат MIPI CSI-2. Схема проста: SDI проходит эквалайзер, реклокер и десериализотор, затем в виде 20-разрядного параллельного потока поступает в ПЛИС (EP3C16Q240C8), которая должна его должным образом обработать и в виде CSI-2 выдать наружу, чтобы затем подцепить Raspberry. Интерфейс CSI-2 оказался весьма непростым, его физический уровень представляет собой сочетание дифференциального тактового сигнала и от 1 до N двухуровневых дифференциальных пар, работающих в низкоскоростном служебном (LP, low power) и высокоскоростном (HS, high speed, для передачи данных) режимах:  Как реализовать такой режим подсмотрели в отладочной плате 10m50 eval board от той же Altera. С единственным отличием - там используется другое семейство ПЛИС, MAX10 (10M50DAF484C6GES). Нами были выбраны соответствующие диф пары и режимы работы выходных ног ПЛИС:  CODE set_location_assignment PIN_146 -to TX_HS_CN set_location_assignment PIN_147 -to TX_HS_CP set_location_assignment PIN_135 -to TX_HS_DN0 set_location_assignment PIN_142 -to TX_HS_DN1 set_location_assignment PIN_137 -to TX_HS_DP0 set_location_assignment PIN_143 -to TX_HS_DP1 set_instance_assignment -name IO_STANDARD "1.8-V HSTL CLASS I" -to TX_HS_CN set_instance_assignment -name IO_STANDARD "1.8-V HSTL CLASS I" -to TX_HS_CP set_instance_assignment -name IO_STANDARD "1.8-V HSTL CLASS I" -to TX_HS_DN0 set_instance_assignment -name IO_STANDARD "1.8-V HSTL CLASS I" -to TX_HS_DN1 set_instance_assignment -name IO_STANDARD "1.8-V HSTL CLASS I" -to TX_HS_DP0 set_instance_assignment -name IO_STANDARD "1.8-V HSTL CLASS I" -to TX_HS_DP1 Таким образом на физическом уровне мы выдержали все рекомендации, которые удалось найти. Далее создали простой тестовый проект в Quartus9.1 для передатчика данных по SCI-2. На данном этапе нам необходимо убедиться, что выбранные нами порты ПЛИС поддерживают требуемые стандарты, и что фиттер всё сможет развести хотя бы в таком примитивном виде. Не хотелось бы попадать в ситуацию, когда печатные платы уже произведены, и только потом обнаружить, что развели их неправильно. Quartus выдал следующий варнинг: Error: Pin "TX_HS_CP" requires a pseudo-differential I/O assignment. Error: Can't fit design in deviceВ Assignment Editor не удалось найти подходящий настроек, чтобы убрать данную ошибку. Да и не понятно откуда ей взяться, ведь всё повторили по примеру вышеуказанной эволюшен боард. Кто-нибудь сталкивался с подобным? Что можете посоветовать попробовать?
|
|
|
|
2 страниц
1 2 >
|
 |
Ответов
(1 - 19)
|
Apr 19 2018, 12:37
|
Группа: Участник
Сообщений: 12
Регистрация: 16-02-13
Из: Ленинградушка
Пользователь №: 75 653

|
Цитата(Realking @ Apr 19 2018, 15:22)  Написано лишь: differential SSTL or HSTL outputs can only be implemented as single-ended pseudo-differential outputsНо оно и так понятно, не зря мы в качестве I/O стандарта в Pin Planer выбрали 1.8-V HSTL Class I (который как раз single-ended), хотя там можно было б указать Differential 1.8-V HSTL Class I.
|
|
|
|
|
Apr 19 2018, 13:23
|
Местный
  
Группа: Свой
Сообщений: 498
Регистрация: 4-10-04
Из: Нижний Новгород
Пользователь №: 771

|
Цитата(Max42 @ Apr 19 2018, 15:37)  Написано лишь: differential SSTL or HSTL outputs can only be implemented as single-ended pseudo-differential outputs
Но оно и так понятно, не зря мы в качестве I/O стандарта в Pin Planer выбрали 1.8-V HSTL Class I (который как раз single-ended), хотя там можно было б указать Differential 1.8-V HSTL Class I. код покажи какой примитив юзаешь?
--------------------
Человек - это существо, которое охотнее всего рассуждает о том, в чем меньше всего разбирается.
|
|
|
|
|
Apr 19 2018, 14:13
|
Группа: Участник
Сообщений: 12
Регистрация: 16-02-13
Из: Ленинградушка
Пользователь №: 75 653

|
Цитата(Realking @ Apr 19 2018, 16:23)  код покажи какой примитив юзаешь? Кода нет, есть простейшая реализация на счётчике и мегафункции ALTLVDS (в 9 Квартусе другого не нашёл) в графическом виде:  Цитата(XVR) Проверьте ваш PIN_146 на FPGA - скорее всего он не поддерживает 'pseudo-differential I/O' Дифференциальный режим точно поддерживает:  А как проверить его на соответствие псевдо-дифференциальности?
Сообщение отредактировал Max42 - Apr 19 2018, 14:16
|
|
|
|
|
Apr 19 2018, 14:36
|
Группа: Участник
Сообщений: 12
Регистрация: 16-02-13
Из: Ленинградушка
Пользователь №: 75 653

|
Цитата(AVR @ Apr 19 2018, 17:23)  Зачем на этой схеме буфер с управлением от button? Нельзя ли попробовать без него? Буфер нужен для возможности переводить вывод в z-состояние, это нужно для реализация CSI. Сам буфер физически размещается непосредственно в ноге ПЛИС ("Fast Output Enable Register" в Assignment Editor). В любом случае, без него - та же самая ошибка вылезает. Цитата(AVR @ Apr 19 2018, 17:23)  Для сериализации 56МГц*8бит в 448МГц*1бит точно ли нужен именно ALTLVDS, а не какое-то другое IP-ядро? Вот это и я бы хотел узнать.
Сообщение отредактировал Max42 - Apr 19 2018, 14:37
|
|
|
|
|
Apr 20 2018, 04:50
|
Местный
  
Группа: Свой
Сообщений: 498
Регистрация: 4-10-04
Из: Нижний Новгород
Пользователь №: 771

|
Цитата(Max42 @ Apr 19 2018, 17:36)  Буфер нужен для возможности переводить вывод в z-состояние, это нужно для реализация CSI. Сам буфер физически размещается непосредственно в ноге ПЛИС ("Fast Output Enable Register" в Assignment Editor). В любом случае, без него - та же самая ошибка вылезает.
Вот это и я бы хотел узнать. просто в циклоне 5 я юзал cyclonev_pseudo_diff_outи уже после него 2 ALTIOBUFв циклоне 3 скорее всего тоже есть чтото подобное думаю (даже уверен), что в мегавизарде ALTIOBUF , если поставить use differential mode - pseudo_diff автоматом встроится
--------------------
Человек - это существо, которое охотнее всего рассуждает о том, в чем меньше всего разбирается.
|
|
|
|
|
Apr 23 2018, 07:02
|
Группа: Участник
Сообщений: 12
Регистрация: 16-02-13
Из: Ленинградушка
Пользователь №: 75 653

|
Цитата(XVR @ Apr 20 2018, 08:50)  Выбранные мной пины поддерживают дифференциальный режим, в таблице это указано ровно как и в пинпланере (рисунок прикреплял ранее). Но поддержка псевдо-дифференциальности не указана нигде. Сами то смотрели? Цитата(Realking) думаю (даже уверен), что в мегавизарде ALTIOBUF , если поставить use differential mode - pseudo_diff автоматом встроится Мегафункция ALTIOBUF нашлась. Режим псевдо-дифференциальных выходов подключился. Но фиттер всё равно ругается: 1) Если стандарты выводов выбираем 1.8-V HSTL Class I: Error: Can't place node "TX_HS_CP" -- node is a differential I/O node2) Если стандарты выводов выбираем Differential 1.8-V HSTL Class I: Error: Can't place differential I/O pins and/or associated SERDES transmitters or receivers -- location assignments are illegal Error: Pin "TX_HS_CP" with Differential 1.8-V HSTL Class I I/O standard must be driven by the external clock output of an enhanced PLLТ.е. вроде как продвижение есть. Получается, что выводы выбраны правильно, осталось только подключить некую enhanced PLL. Кто-нибудь знает что это за зверь такой? В мегафункции сериализации ALTLVDS есть такая галка Use External PLL, но при её активации ничего не меняется.
|
|
|
|
|
Apr 23 2018, 14:58
|
Группа: Участник
Сообщений: 12
Регистрация: 16-02-13
Из: Ленинградушка
Пользователь №: 75 653

|
Цитата(XVR @ Apr 23 2018, 17:23)  Про дифференциальные HSTL можете забыть сразу: https://www.altera.com/content/dam/altera-w...iv/cyiv-5v1.pdf стр 141 (6-35) Когда тестировал назначение дифференциального режима выбирал пин 117 для p-полярности. Второй (пин 118) Квартус для n-полярности подставил сам. Это и есть PLL4_CLKOUTx - выводы у моего циклона. Получается, ошибок быть не должно, но они есть.
|
|
|
|
|
Apr 24 2018, 07:55
|
Группа: Участник
Сообщений: 12
Регистрация: 16-02-13
Из: Ленинградушка
Пользователь №: 75 653

|
Получается так, что если убрать функцию ALTLVDS, то появляется возможность управлять выводами по отдельности (в стандарте 1.8-V HSTL Class I). А с ней - не хочет хоть ты убейся.
Существует ли какой-нибудь ещё способ засерилизовать параллельный поток данных, чтоб несколько сот Мбит потянуло?
|
|
|
|
|
Apr 24 2018, 08:04
|

В поисках себя...
   
Группа: Свой
Сообщений: 729
Регистрация: 11-06-13
Из: Санкт-Петербург
Пользователь №: 77 140

|
Цитата(Max42 @ Apr 24 2018, 10:55)  Получается так, что если убрать функцию ALTLVDS, то появляется возможность управлять выводами по отдельности (в стандарте 1.8-V HSTL Class I). А с ней - не хочет хоть ты убейся.
Существует ли какой-нибудь ещё способ засерилизовать параллельный поток данных, чтоб несколько сот Мбит потянуло? LVDS приемник я писал свой. Максимум по спецификации на чип вытягивал. Не думаю, что нельзя написать свой передатчик. P.S. Главное, чтобы выходы с DDR регистров можно было назначить на соответствующий стандарт.
|
|
|
|
1 чел. читают эту тему (гостей: 1, скрытых пользователей: 0)
Пользователей: 0
|
|
|