Верификация соответствия между VHDL и Verilog, как проверить совпадение результата Опции

[Chudik]

Есть небольшой проект на VHDL. Тестбенча или файла тестовых векторов нет . Хочу переписать на Верилоге для дальнейшей работы. Как проверить, что выход синтезатора идентичен выходу VHDL?

Оба проекта компилируются в Альтеру. Сравнить файлы .pof или есть более разумный вариант?

[Gate]

Есть конвертер verilog->vhdl и (вроде) обратно. Называется xhdl, есть на ftp. Или переписывайте руками, это не так сложно.
Сомневаюсь, что синтезатор построит идентичные файлы из функционально-идентичных описаний на vhdl и verilog.

[Chudik]

Да я уже переписал. И Xhdl у меня есть скачанный, только пока не устанавливал. Для данной задачи не имеет смысла его использовать. Логика реально очень простая. Но хотелось бы проверить, что нигде не напортачил. Ибо знаю золотое правило: Не протестировал, значит не работает.
Наверное, самое простое будет создать файл векторов проверки и сравнить результаты.

[tafkos]

Как на счет формальной верификации двух описаний?

[CaPpuCcino]

Есть небольшой проект на VHDL. Тестбенча или файла тестовых векторов нет . Хочу переписать на Верилоге для дальнейшей работы. Как проверить, что выход синтезатора идентичен выходу VHDL?

Оба проекта компилируются в Альтеру. Сравнить файлы .pof или есть более разумный вариант?

если проект небольшой то самое простое написать тестбенч в который установить оба инстанса и один сделать опорным и сравнить результаты. тестбенч будет реально простым

[Chudik]

Как на счет формальной верификации двух описаний?

Поподробнее можно?

если проект небольшой то самое простое написать тестбенч в который установить оба инстанса и один сделать опорным и сравнить результаты. тестбенч будет реально простым

Я не владею VHDL
А что, в одном тестбенче можно использовать модули, написанные на разных языках? Если это так, то можно просто поставить два "чёрных ящика", кинуть им на вход все возможные комбинации и тупо сравнивать выходы. Благо там чисто комбинаторная логика.

Сообщение отредактировал Chudik - Apr 22 2006, 07:39

[ASN]

Chudik
Можно, ActiveHDL поддерживание смешанное проектирование. Но только полная версия.
В одном из проектов у меня часть модулей была реализована на Verilog, часть на VHDL.
Всё моделировалось, синтезировалось и работало в железе.

[Chudik]

Можно, ActiveHDL поддерживание смешанное проектирование. Но только полная версия.

Интересно. Спасибо.

[Chudik]

наконец нашёл время написать тестбенч для совместной проверки, запустил, а тут такой облом
# ELBREAD: Error: You do not have valid license to run VHDL-Verilog simulation.

Это можно вылечить?

Сообщение отредактировал Chudik - Apr 29 2006, 05:45

[ASN]

Chudik
Если используется Aldec 6.3, то вот "правильный" *.dat.

[Chudik]

не помогает. При диагностике лицензии говолит, что
Selected File doesn't contain Aldec License. Please choose another file.
Его как-то нужно редактировать?

[ASN]

Chudik
Странно...
Ссылка - это zip архив. При скачивании он имеет расширение php. Его надо изменить, архив распаковать, полученый файл поместить в папку dat.
Но у меня full version. Может в этом дело.

[Chudik]

ASN

Но у меня full version. Может в этом дело.

У меня, вроде, тоже. Даже написано Expert Edcition.
Ты с местного FTP скачивал?

[ASN]

Chudik
Нет, купил на диске (как образ iso - Expert Edition). У меня BUILD 6.3.1460.
У меня была такая проблема - менеждер другой файл *.dat использовал.
Сделал переменную среды ACTIVE62*LICENSE*FILE и присвоил ей значение - путь к файлу *.dat (* - подчёркивание).
З.Ы. Местный FTP использую (практически только) как источник литературы. Очень богатая коллекция.

[Chudik]

Ага, у меня та же версия.
Странно, сегодня запустил - всё заработало с новым указанным файлом лицензии. Чудны дела твои, Господи.

ASN
Спасибо за наводку.