Проблема с симулятором в Active-HDL 6.2 Опции

[AVR]

Причем самое странное, что в квартусе 4.3 это работает на симуляторе, а в Active-HDL 6.2 нет.
Если же заменить строчку i <= i + 1; на i <= X"5";, то на выходе при симуляции в Active-HDL всё правильно: на выходе 5, но почему-то оператор + не работает - на выходе значение X по всем выводам, хотя при компиляции не выдается ошибок или warning'ов...

Код

library IEEE;
use IEEE.STD_LOGIC_1164.all;
use IEEE.std_logic_unsigned.all;

entity gt is
    port(
        clk : in STD_LOGIC;
        q : out STD_LOGIC_VECTOR(3 downto 0)
        );
end gt;

architecture gt of gt is
    signal i: STD_LOGIC_VECTOR(3 downto 0);
begin
    
    process(clk)
    begin
        if CLK='1' and CLK'event then
            i <= i + 1;
        end if;
    end process;
    q <= i;
    
end gt;

Сообщение отредактировал AVR - Aug 21 2006, 00:19

[andrew_b]

Причем самоестранное, что в квартусе 4.3 это работает на симуляторе, а в Active-HDL6.2 нет.

Тут каждый из симуляторов прав по-своему, поскольку исходят они из разных начальных условий. Вы пытаетесь инкрементировать неинициализированный сигнал. В Активе в начале у вас i установлен в значение (others => 'U'). Как вы думаете, чему равно 'U' + 1 ? ВКвартусе, с его привязкой к железу, вероятно, в начале i = (others=> '0'), поэтому все работает.

Если же заменить строчку i <= i + 1; на i <= X"5";,то на выходе при симуляции в Active-HDL всё правильно: на выходе 5, нопочему-то оператор + не работает - на выходе значение X по всемвыводам, хотя при компиляции не выдается ошибок или warning'ов...

Видимо (лень лезть в сорцы библиотеки), дело в реализации функций "+" для разных типов входных данных.

Сообщение отредактировал andrew_b - Aug 21 2006, 04:54

[AVR]

andrew_b, большое спасибо, действительно, если я вно указать исходное значение то всё работает.