Xilinx (V4) - несколько Vref на один банк, можно ли не подключать?, как вообще эти Vref-ы внутри соединяются? Опции

[yes]

собственно проблема - есть схема (шина->Xilinx), в которой ПЛИС не успевает с LVCMOS входа защелкивать сигнал (то есть, когда рисовали схему не обратили внимание, что драйвер может драйвить 5пФ вход, а у ксайлинкса 10пФ)

появилась идея - подключить что-то типа SSTL_DCI - то есть с компаратором на Vcc/2, ну и псевдо-резисторы, чтобы эти 10пФ побыстрее разряжались

при этом один кусок шины замечательно стал защелкиваться - а вот с другим куском полная лажа - вообще никакой корреляции входа с защелкнутыми данными

проблема в том, что одна из Vref ножек находится под BGA и вытащить ее никак не получается (никуда не разведена и ничего не подключено)
при этом находится она "ближе" к тому куску шины, который глючит

вопрос - как там устроено внутри с этими Vref ножками? не смог найти ничего вразумительного - то ли они "обслуживают" ближайшие 16 сигнальных ног, то ли запараллелены между собой внутри?
можно ли хотяя бы часть ножек (которые близко к используемым Vref) использовать при одной неподключенной Vref ножке (всего в банке их 4)?

можно ли какое-то еще решение для проблемы "неуспевающей" шины предложить, кроме как расковырять все и мощные буфера с малой емкость поставить?

[Zig]

собственно проблема - есть схема (шина->Xilinx), в которой ПЛИС не успевает с LVCMOS входа защелкивать сигнал (то есть, когда рисовали схему не обратили внимание, что драйвер может драйвить 5пФ вход, а у ксайлинкса 10пФ)

появилась идея - подключить что-то типа SSTL_DCI - то есть с компаратором на Vcc/2, ну и псевдо-резисторы, чтобы эти 10пФ побыстрее разряжались

при этом один кусок шины замечательно стал защелкиваться - а вот с другим куском полная лажа - вообще никакой корреляции входа с защелкнутыми данными

проблема в том, что одна из Vref ножек находится под BGA и вытащить ее никак не получается (никуда не разведена и ничего не подключено)
при этом находится она "ближе" к тому куску шины, который глючит

вопрос - как там устроено внутри с этими Vref ножками? не смог найти ничего вразумительного - то ли они "обслуживают" ближайшие 16 сигнальных ног, то ли запараллелены между собой внутри?
можно ли хотяя бы часть ножек (которые близко к используемым Vref) использовать при одной неподключенной Vref ножке (всего в банке их 4)?

можно ли какое-то еще решение для проблемы "неуспевающей" шины предложить, кроме как расковырять все и мощные буфера с малой емкость поставить?

В Data Sheet на Spartan-3 есть такая фраза - "If used for a reference voltage within a bank, all VREF pins within the bank must be connected." Это справедливо и для V-4.
Конечно они должны быть подключены все, как и все пины земли и питания.

Не совсем понятно, что значит плис не успевает защёлкивать? Там ведь есть богатый выбор по всяким задержкам и по сдвигам клока внутри плиса... Ну а если действительно не хватает мощности драйвера - то тут природу не обманешь, его надо менять.

[yes]

Не совсем понятно, что значит плис не успевает защёлкивать? Там ведь есть богатый выбор по всяким задержкам и по сдвигам клока внутри плиса... Ну а если действительно не хватает мощности драйвера - то тут природу не обманешь, его надо менять.

если смотреть на осцилографе (со специальным 2пФ щупом, взятым у РФ-щиков) то видно, что при патернах 1111010101... не доходит уровень до Vil ну или до Vih

а обмануть природу в данном случае вполне получается
1) поставив резисторы (DCI) на землю/VCC - конденсатор побыстрее разряжается, но и от КМОП-овских уровней еще дальше
2) выбрав SSTL стандарт с компаратором Vcс/2 (чем значительно уменьшается требуемая амплитуда с драйвера)

собственно один канал (группа ножек с подключенными Vref) заработал так вполне замечательно

-------------

а то что Vref - не получилось развести как надо, я в отпуске был не проконтролировал версию в разводку, а на мое требование выводить все Vref / Rref ножки из-под BGA насрали

ну и предполагалось изначально КМОП (опять же я схемы/платы не рисую, мне потом их программировать приходится)

-------------

получается такое наблюдение, что по тем каналам, которые рядом с неподключеным Vref - полное несоответствие входа и данных внутри Xilinx (защелкнутых)
то есть у меня сложилось мнение, что Vref отвечает за группу ножек рядом с собой (15-16 штук)

насколько это правда?

[tegumay]

именно он отвечает за свой банк
обмануть природу можно
имхо потом это аукнется. нагрев и вытекающие