Как улучшить шансы на разводку FPGA под заданную плату?, please help! Опции

[vleo]

Мы разрабатываем новую плату. Плата уже готова, а VHDL нет, да и доделать его без платы затруднительно. Мы назначили выводы FPGA по схеме по банкам в зависимости от группы функций, но нет уверенности, что у микросхемы хватит ресурсов разводки чтобы подвести сигналы именно к этим ножкам.

Используется Cyclone II EP2С8. Из 180 ножек ввода/вывода использованы практически все.
Возникла идея - поставить в прототип EP2С20 в том же корпусе, так как у нее 315 вводов/выводов, и кажется, что на 180 заданных должно развестись. Используем Quartus II по всему циклу.

Очень буду благодарен за соображения - плату надо отдавать в производство завтра/послезавтра, надо срочно принять решение.

Сообщение отредактировал vleo - Nov 5 2006, 15:12

[Alex11]

По моему опыту, в циклоне пока он заполнен не более 80% разводится все, кроме того, что запрещено в принципе.

[vleo]

По моему опыту, в циклоне пока он заполнен не более 80% разводится все, кроме того, что запрещено в принципе.

Спасибо, я Альтере тоже написал и они мне отвечали в том же духе - "не морочься, все разведется", только если
трубуются LVDS или DDR сигналы, то лучше эскизно написать VHDL для этого, и посмотреть, куда они поставятся,
там их и назначать. А все остальные должны разойтись.
Но понятно, что C20 не будет заполнена как C8, поэтому я сделаю плату универсальную, чтобы можно было ставить
и C8 и С20.
Вот ответ от Альтеры:
-----------------------------------
If you implemented some IP core module such as DDR, LVDS, we recommend that user create a simple project, which implement all the interface modules, and assignment the pin location the same as the PCB board. If the full compilation is successful, then user could go ahead on their project. Because there are some predefined DDR interface pins location and LVDS/PLL resourced location.

If user doesn’t implement that special interface, user could locate the pins almost arbitrary. However, the pins group in the same banks has the small skew and this will help achieve the timing/Fmax requirements.

EP2C20 and EP2C8 will be vertical migration compatible if the package is the same, but there would be some pins not compatible. For example, some user IO in 2C20 could be NC in 2C8, while some power IO pins in 2C20 could be NC in 2C8. User needs to treat these pins carefully.
User could enable the vertical migration feature in setting menu and check the *.pin report file in the project directory.
-----------------------------------