Проблема со Spartan3, Программируется XC3S200 Опции

[sergeeff]

Получили новую плату, на которой стоит XC3S200. Программируется от процессора в режиме Slave Parallel.
В Xilinx ISE сделали простейший проект - на одну ногу, объявленную как вход - подаем импульсы. Через инвертор транслируем этот сигнал в FPGA на выходной pin. Получаем bin file, грузим его в FPGA (по окончании загрузки получаем сигнал DONE). Смотрим на выходном pin'e - глухо висит "1".

Может есть какие мысли у знатоков Xilinx'a?

[andrew_b]

Вы бы хоть версию ПО указали.
Почитайте errata на ваш чип. Может, чего найдете.

[makc]

Получили новую плату, на которой стоит XC3S200. Программируется от процессора в режиме Slave Parallel.
В Xilinx ISE сделали простейший проект - на одну ногу, объявленную как вход - подаем импульсы. Через инвертор транслируем этот сигнал в FPGA на выходной pin. Получаем bin file, грузим его в FPGA (по окончании загрузки получаем сигнал DONE). Смотрим на выходном pin'e - глухо висит "1".

Может есть какие мысли у знатоков Xilinx'a?

Как грузите? Проблема похожа на отсуствие дополнительных тактов на CCLK, необходимых для инициализации ПЛИС. Т.е. попробуйте в прошивку процессора добавить выдачу дополнительных тактов на CCLK (сверх тех, которые необходимы для передачи данных прошивки), хотя бы в количестве 8.

Еще советую проверить настройки StartUp clock, используемые при генерации bit-файла.

[sergeeff]

Попробовал увеличить количество CCLK - ноль эффекта.

Вот наши установки в пакете:

Release 7.1i - Bitgen H.38

D:/Xilinx/bin/nt/bitgen.exe -intstyle ise -w -g DebugBitstream:No -g Binary:no -g CRC:Enable -g ConfigRate:6 -g CclkPin:PullUp -g M0Pin:PullUp -g M1Pin:PullUp -g M2Pin:PullUp -g ProgPin:PullUp -g DonePin:PullUp -g TckPin:PullUp -g TdiPin:PullUp -g TdoPin:PullUp -g TmsPin:PullUp -g UnusedPin:PullDown -g UserID:0xFFFFFFFF -g DCIUpdateMode:AsRequired -g StartUpClk:CClk -g DONE_cycle:4 -g GTS_cycle:5 -g GWE_cycle:6 -g LCK_cycle:NoWait -g Security:None -g DonePipe:No -g DriveDone:No F170001_main.ncd
Release 7.1i - Bitgen H.38

D:/Xilinx/bin/nt/bitgen.exe -intstyle ise -w -g DebugBitstream:No -g Binary:no -g CRC:Enable -g ConfigRate:6 -g CclkPin:PullUp -g M0Pin:PullUp -g M1Pin:PullUp -g M2Pin:PullUp -g ProgPin:PullUp -g DonePin:PullUp -g TckPin:PullUp -g TdiPin:PullUp -g TdoPin:PullUp -g TmsPin:PullUp -g UnusedPin:PullDown -g UserID:0xFFFFFFFF -g DCIUpdateMode:AsRequired -g StartUpClk:CClk -g DONE_cycle:4 -g GTS_cycle:5 -g GWE_cycle:6 -g LCK_cycle:NoWait -g Security:None -g DonePipe:No -g DriveDone:No F170001_main.ncd

Summary of Bitgen Options:
+----------------------+----------------------+
| Option Name | Current Setting |
+----------------------+----------------------+
| Compress | (Not Specified)* |
+----------------------+----------------------+
| Readback | (Not Specified)* |
+----------------------+----------------------+
| CRC | Enable** |
+----------------------+----------------------+
| DebugBitstream | No** |
+----------------------+----------------------+
| ConfigRate | 6** |
+----------------------+----------------------+
| StartupClk | Cclk** |
+----------------------+----------------------+
| DCMShutdown | Disable* |
+----------------------+----------------------+
| DCIUpdateMode | AsRequired** |
+----------------------+----------------------+
| CclkPin | Pullup** |
+----------------------+----------------------+
| DonePin | Pullup** |
+----------------------+----------------------+
| HswapenPin | Pullup* |
+----------------------+----------------------+
| M0Pin | Pullup** |
+----------------------+----------------------+
| M1Pin | Pullup** |
+----------------------+----------------------+
| M2Pin | Pullup** |
+----------------------+----------------------+
| ProgPin | Pullup** |
+----------------------+----------------------+
| TckPin | Pullup** |
+----------------------+----------------------+
| TdiPin | Pullup** |
+----------------------+----------------------+
| TdoPin | Pullup** |
+----------------------+----------------------+
| TmsPin | Pullup** |
+----------------------+----------------------+
| UnusedPin | Pulldown** |
+----------------------+----------------------+
| GWE_cycle | 6** |
+----------------------+----------------------+
| GTS_cycle | 5** |
+----------------------+----------------------+
| LCK_cycle | NoWait** |
+----------------------+----------------------+
| Match_cycle | Auto* |
+----------------------+----------------------+
| DONE_cycle | 4** |
+----------------------+----------------------+
| Persist | No* |
+----------------------+----------------------+
| DriveDone | No** |
+----------------------+----------------------+
| DonePipe | No** |
+----------------------+----------------------+
| Security | None** |
+----------------------+----------------------+
| UserID | 0xFFFFFFFF** |
+----------------------+----------------------+
| ActivateGclk | No* |
+----------------------+----------------------+
| ActiveReconfig | No* |
+----------------------+----------------------+
| PartialMask0 | (Not Specified)* |
+----------------------+----------------------+
| PartialMask1 | (Not Specified)* |
+----------------------+----------------------+
| PartialMask2 | (Not Specified)* |
+----------------------+----------------------+
| PartialGclk | (Not Specified)* |
+----------------------+----------------------+
| PartialLeft | (Not Specified)* |
+----------------------+----------------------+
| PartialRight | (Not Specified)* |
+----------------------+----------------------+
| IEEE1532 | No* |
+----------------------+----------------------+
| Binary | No** |
+----------------------+----------------------+
* Default setting.
** The specified setting matches the default setting.
.[size=7]

[Apast]

Была у меня подобная проблема, правда на SLAVE SERIAL, тоже грузилась нормально выставляла DONE но не работала. После долгих поисков выяснил что монтажник упустил и не запоял подтягиваещий резистр на сигнале INIT_B. После исправления оплошности проблема исчезла.

[sergeeff]

ИНтересно. Поглядим в понедельник. Да, убедились, что при заливке через JTAG все работает. Явно что-то на плате не удачно разведено.

[makc]

ИНтересно. Поглядим в понедельник. Да, убедились, что при заливке через JTAG все работает. Явно что-то на плате не удачно разведено.

Если есть JTAG, то посмотрите значение статусного регистра ПЛИС после загрузки в нее прошивки процессором. Это может дать дополнительную информацию о причинах неокончившейся инициализации.

[makc]

Появилось еще одна подробность, которая может относиться к причине вышеописанной проблемы.
Сегодня разбирался с платой, в которой Spartan-3 также конфигурируется процессором, при этом процесс конфигурации успешно завершался, но состояние выходов ПЛИС было совершенно не то, которое определялось структурой проекта (например, вместо выхода в третьем состоянии был логический ноль и т.п.). Чтение статусного регистра ПЛИС показало, что DONE стоит в 1, а кроме того, GWE и GTS. Т.е. конфигурация вроде бы прогрузилась и ПЛИС ее восприняла, даже разрешила работу. Однако более внимательное рассмотрение показало GHIGH == 0, в то время как после успешной конфигурации он должен быть 1. Эксперименты позволили определить причину такого поведения ПЛИС: пауза между переводом сигнала PROG в неактивное состояние и начало загрузки данных (первым активным фронтом CCLK) была слишком короткой. После ее увеличения до 7 мс все встало на свои места.

[sergeeff]

Интересны дела твои Господи. Я, конечно же, ввел у себя задержку, но никак ни 7 миллисекунд (насчет миллисекунд - я правильно понял?).

Будем попробовать. В любом случае, огромное спасибо за советы. О результатах должу.

[makc]

Интересны дела твои Господи. Я, конечно же, ввел у себя задержку, но никак ни 7 миллисекунд (насчет миллисекунд - я правильно понял?).

Да, именно миллисекунд (не микро). У меня тоже была задержка, но была она маленькой, в виде пустого цикла. Что интересно, иногда ее хватало. Но после всех модификаций прошивки процессора восстановить исходные условия не удалось. Окончательно решило проблему именно введение большего значения задержки.

Будем попробовать. В любом случае, огромное спасибо за советы. О результатах должу.

Успешной ловли багов!

[sergeeff]

Все заработало, после того как сделал две вещи:
1. После получения сигнала DONE все управляющие pin'ы (CS, PROG, RW, INIT), выставил в "1".
2. Задержка действительно нужна. Но по моим замерам - не менее 200 мкс. Для пущей надежности установил 1 мс.

Сегодня еще погоняю с реальными FPGA проектами. Если чего обнаружу новенького - сообщу.

Большое спасибо всем за советы.

[disel]

Использую SLAVE PARALLEL режим загрузки прошивки.
У меня возникла проблема - никак не могу после окончания заливки байтов прошивки получить ни DONE=1 (успех загрузки) ни INIT_B=0 (CRC Error) вне зависимости от того что туда лью. Специально заливал мусор, дабы добиться CRC Error, но ПЛИС вроде как хавает без проблем.

Инициализируется всё на ура, BUSY опускается в ноль. Но окончания загрузки никак не добиться. Не могли бы кто нибудь поделиться исходным кодом загрузки прошивки с микроконтроллера может быть я при сравнении со своим кодом найду - что я не так делаю.

[RKOB]

Недавно сам столкнулся с подобной проблемой: по окончании загрузки получаем сигнал DONE, но ПЛИС не стартует...(20 раз загрузиться нормально, а в 21 раз вот такая ерунда )

И так решение этой проблемы нашел на сайте xilinx:
Problem:
I am configuring a Spartan-3/-3E/-3A device at high speed.
The DONE pin goes High, but the device does not start up (the I/Os are still put into a 3-state condition).
Why is this occurring?

Solution:
Several problems might prevent a Spartan-3/-3E/-3A device from operating correctly after the DONE pin goes High:

1. A slow rise time on the DONE pin
2. An incorrect startup clock
3. Insufficient clock cycles to complete the startup sequence
4. Contention between DONE signals on configured vs. unconfigured devices

1. A slow rise time on the DONE pin ( наш случай )
The DONE pin must transition from Low to High within one CCLK cycle. For example, if CCLK is running at 33 MHz in slave serial mode, the rise time of the DONE pin must be less than 25 ns. The DONE pin is an open-drain driver by default, and it must be pulled High externally.

Potential Remedies:
a. Attach an external pull-up resistor to the DONE signal (the recommended value is 330 Ohms).
b. In BitGen, set "DonePipe=Yes" to delay the CFG_DONE signal. This setting adds a pipelined register stage to the DONE input (CFG_DONE) path.
c. Alternatively, set the BitGen "DriveDone=Yes" option to actively drive the DONE pin. (NOTE: This option should be used only if you are configuring one device or the device is last in a daisy chain.)

При генерации битстрима установил галочку "DriveDone=Yes" и все заработало!!!

[disel]

У меня несколько другая ситуация. Я не могу получить сигнал DONE.

[RKOB]

А что за битстрим ты грузишь ?
У меня один раз была проблема такая: загрузка шла, но никакого эффекта не было, так как загаловоке битстрима (*.bit) был указан источник тактировании JTAG (по умолчанию стоит JTAG), пока я (в опциях генерации битстрима) не заменил на CCLK...

[disel]

А что за битстрим ты грузишь ?
У меня один раз была проблема такая: загрузка шла, но никакого эффекта не было, так как загаловоке битстрима (*.bit) был указан источник тактировании JTAG (по умолчанию стоит JTAG), пока я (в опциях генерации битстрима) не заменил на CCLK...

Не знаю где в заголовке битстрима указывается источник тактирования. Но в опциях компилятора стоит CCLK. А что правильно грузить: .bit или .bin?

[BSV]

Он не в заголовке, а в самом битстриме. Если неохота разбираться со структурой заголовка bit файла - грузить нужно bin. Собственно, bin - это bit с отгрызенным заголовком.
То, что в опциях Generate Programming File стоит CCLK - это правильно, главное чтобы bit (или bin) был сгенерен при данном условии.

[disel]

Он не в заголовке, а в самом битстриме. Если неохота разбираться со структурой заголовка bit файла - грузить нужно bin. Собственно, bin - это bit с отгрызенным заголовком.
То, что в опциях Generate Programming File стоит CCLK - это правильно, главное чтобы bit (или bin) был сгенерен при данном условии.

Правильно, то правильно , только ничего это не даёт. Вообще при конфигурировании в связке МК -> ПЛИС необходимо быть уверенным в правильности обоих компонентов. Хотелось бы быть уверенным в том что программа на МК работает корректно, если да, то сосредоточится на отладке ПЛИС, поэтому было бы полезно взглянуть на чью нибудь работающую программу по заливке файла. Может есть у кого?

[RKOB]

Я б поделился, но я использую slave serial mode для загрузки конфигурации... Вряд ли это тебе поможет?!

[disel]

Я б поделился, но я использую slave serial mode для загрузки конфигурации... Вряд ли это тебе поможет?!

Я пробовал и serial slave mode, он у меня тоже не работает , DOUT не возвращает посланные биты в DIN, согласно диаграмме в документации. Поэтому это тоже может быть полезным. Вообще появилось подозрение что ПЛИС, хоть и опускает у меня BUSY и готов принимать данные, но они до него либо не доходят, либо не определяется момент окончания подачи данных. Возможно CCLK внутри не работает. На контакте CCLK есть, проверял осциллографом, тока большого не возникает, нога цела.... но что там внутри - дальше - не понятно.

[BSV]

Вот заготовка программы для загрузки в режиме Slave Serial из bit-файла с разбором заголовка. Программер я посредственный, так что извиняйте коль что не так . Сам ее работоспособность не проверял.

Прикрепленные файлы

 cfg_load.zip ( 2.43 килобайт ) Кол-во скачиваний: 79

 

[RKOB]

[/quote]
Я пробовал и serial slave mode, он у меня тоже не работает
[/quote]

Я те письмецо отправил с примером, посмотри...

[disel]

Вот как я реализовал Parallel Slave:

Код

        printf("init\n");
    outportb(0x311,0xFF);
    outportb(0x311,0xF7);                           // PROG_B -> 0
    while ((inportb(0x311)&0x04)==1) asm nop;             // INIT_B   -> 0 ?
    outportb(0x311,0xFF);                          // PROG_B -> 1
    while ((inportb(0x311)&0x04)==0) asm nop;            // INIT_B   -> 1 ?

    outportb(0x311,0xFD);                         // RDWR_B -> 0
    outportb(0x311,0xF9);                         //    CS_B   -> 0



    while ((inportb(0x311)&0x01)==1) {             // BUSY -> 0 ?
        outportb(0x311,0xF8);                    // CLK ->0
        outportb(0x311,0xF9);                    // CLK ->1
        printf("BUSY!\x8\x8\x8\x8\x8");
        asm nop;
    }

    printf("writing\n");
    for(i=0;i<100;i++){
        outportb(0x310,0xAA);                       //DATA
        outportb(0x311,0xF8);                       // CLK ->0
        outportb(0x311,0xF9);                       // CLK ->1

        if ((inportb(0x311)&0x4)==0) printf("CRC error!");
    }

    outportb(0x311,0xFD);                        //   CS_B -> 1
    outportb(0x311,0xFF);                         // RDWR_B -> 1
    printf("start-up\n");
    for(i=0;i<100;i++) {                        // DONE -> 1 ?
        outportb(0x311,0xFE);                       // CLK ->0
        outportb(0x311,0xFF);                    // CLK ->1
        if (inportb(0x311)&0x2) printf("DONE!\n");
        else printf("NOT DONE!!!\x8\x8\x8\x8\x8\x8\x8\x8\x8\x8\x8");
    };
    printf("\nEND\n");

А вот Serial Slave

Код

printf("init\n");
    outportb(0x311,0xFF);
    outportb(0x311,0xF7);                         // PROG_B -> 0
    while ((inportb(0x311)&0x04)==1) asm nop;    // INIT_B -> 0 ?

    outportb(0x311,0xFF);                        // PROG_B -> 1
    while ((inportb(0x311)&0x04)==0) asm nop;    // INIT_B -> 1 ?

    printf("writing\n");

    for(i=0;i<100;i++){

        outportb(0x310,0x01);                           //DIN << 1

        outportb(0x311,0xF8);                           // CLK ->0
        outportb(0x311,0xF9);                           // CLK ->1
        printf("\\%.2X\n",(inportb(0x311)&0x1)); // DOUT

        outportb(0x310,0x00);                           //DIN << 0

        outportb(0x311,0xF8);                           // CLK ->0
        outportb(0x311,0xF9);                           // CLK ->1
        printf("/%.2X\n",(inportb(0x311)&0x1));  // DOUT


        if ((inportb(0x311)&0x4)==0) printf("\nCRC error!\n");  // INIT_B -> 0 ?
    }


    printf("start-up\n");
    for(i=0;i<100;i++) {                                    // DONE -> ?
        delay(1);
        outportb(0x311,0xFE);                           // CLK ->0
        outportb(0x311,0xFF);                           // CLK ->1
        if (inportb(0x311)&0x2) printf("\n\nDONE!\n");
        else printf("NOT DONE!!!\x8\x8\x8\x8\x8\x8\x8\x8\x8\x8\x8");
    };
    printf("\nEND\n");

Оба метода, по моему предположению соответствуют описанному в документации, но они оба не работают !!!!

[BSV]

Проверьте:
1) PROG в '0' нужно держать не менее 0,3 us
2) После INIT = '1' нужно подождать не менее 0,5 us
3) Частота CCLK не более 20MHz, если битстрим - с компрессией

Проверять INIT после каждого бита бессмысленно, судя по диаграмме в даташите он вообще только в конце программирования проверяется. Так что похоже, что пока Вы туда целиком битстрим не зальете INIT меняться и не будет.

В порте 0x311 можно отдельные биты настраивать на вход и выход?

Что значит - не работает? (зависает? проваливается до конца и не появляется DONE? другое...)

while ((inportb(0x311)&0x04)==1) asm nop;
Если тестируемый вход не примет нужное значение - программа здесь зависнет, желательно предусмотреть выход из этого цикла по таймеру (счетчику).

[disel]

Проверьте:
1) PROG в '0' нужно держать не менее 0,3 us
2) После INIT = '1' нужно подождать не менее 0,5 us
3) Частота CCLK не более 20MHz, если битстрим - с компрессией

Да, все выполняется.

Проверять INIT после каждого бита бессмысленно, судя по диаграмме в даташите он вообще только в конце программирования проверяется. Так что похоже, что пока Вы туда целиком битстрим не зальете INIT меняться и не будет.

Диаграмму эту я видел. Но в файле http://www.plis.ru/pic/pict/File/spartan2_rus.pdf написано, что контрольная сумма проверяется в процессе конфигурации. Отсюда и проверка INIT_B.

В порте 0x311 можно отдельные биты настраивать на вход и выход?

Да. Оттуда читаются DONE, INIT_B, BUSY

Что значит - не работает? (зависает? проваливается до конца и не появляется DONE? другое...)

Если задаю параллельный режим то после загрузки файла прошивки и установки RDWR_B и CS_B в единицу, INIT_B стоит в единице, BUSY возвращается в единицу. А DONE в единице не встает. Т.е. CRC-ошибки вроде бы нет.
Если задаю последовательный режим, то на выходе DOUT(BUSY) всегда единица. Вне зависимости от входных данных.
Начал грешить на вход CLK. Переключил в режим мастер, на CCLK есть тактовая, значит ножка жива.

while ((inportb(0x311)&0x04)==1) asm nop;
Если тестируемый вход не примет нужное значение - программа здесь зависнет, желательно предусмотреть выход из этого цикла по таймеру (счетчику).

Это еще отладка, а не боевой вариант программы

Может подскажете еще такой вопрос:
В режиме slave parallel в даташите на spartan3 изображено что в микросхему загружаются N+1 байт. Что это означает?
Еще у xilinx есть xapp502. К нему прилагаются исходники для cpld на vhdl, и код на СИ для микроконтроллера. Так в VHDL-коде ножка PROG_B имеет либо Z-состояние, либо в нуле. С чем это может быть связано? Вроде бы это обычная входная нога. Там правда написано, что это для virtex и spartan2.

ps. хотел прицепить рисунок, не получилось. говорят нет прав.

[BSV]

написано, что контрольная сумма проверяется в процессе конфигурации. Отсюда и проверка INIT_B.

Но через каждый бит проверять - это все же чересчур...

Если задаю параллельный режим то после загрузки файла прошивки и установки RDWR_B и CS_B в единицу, INIT_B стоит в единице, BUSY возвращается в единицу. А DONE в единице не встает. Т.е. CRC-ошибки вроде бы нет.
Если задаю последовательный режим, то на выходе DOUT(BUSY) всегда единица. Вне зависимости от входных данных.
Начал грешить на вход CLK. Переключил в режим мастер, на CCLK есть тактовая, значит ножка жива.

Давайте сначала с одним режимом разберемся - я пользовал только Slave Serial, поэтому его и предлагаю мучать. Итак, зачем Вам проверять состояние DOUT - этот выход вроде используется только при Daisy Chain.

Может подскажете еще такой вопрос:
В режиме slave parallel в даташите на spartan3 изображено что в микросхему загружаются N+1 байт. Что это означает?

Что-то я там такого не нашел.

Еще у xilinx есть xapp502. К нему прилагаются исходники для cpld на vhdl, и код на СИ для микроконтроллера. Так в VHDL-коде ножка PROG_B имеет либо Z-состояние, либо в нуле. С чем это может быть связано? Вроде бы это обычная входная нога. Там правда написано, что это для virtex и spartan2.

Все правильно, ставится подтягивающий резистор на питание, а нуль для PROG - активное состояние.
Обратите внимание, что INIT - двунаправленный!!! сигнал, удерживая его в нуле можно задерживать конфигурацию.

Еще про DONE - его фронт после конфигурации должен укладываться в период CCLK, иначе нужно либо уменьшать сопротивление подтягивающего резистора, либо использовать DriveDone "Yes" при генерации битстрима.

[disel]

Давайте сначала с одним режимом разберемся - я пользовал только Slave Serial, поэтому его и предлагаю мучать. Итак, зачем Вам проверять состояние DOUT - этот выход вроде используется только при Daisy Chain.

DOUT я проверяю чтобы определить принимает ли микросхема данные. Возможно не работает ножка CCLK на вход. Если она сдохла, как раз такая картина и будет. Т.е. микросхема перешла в режим конфигурации и ждет данных, но их нет. Как выход я ее проверял, переключил в мастер-режим.
А нужно ли включать какие либо опции при компиляции, чтобы задействовать выход DOUT при конфигурации? Или он всегда работает?

Может подскажете еще такой вопрос:
В режиме slave parallel в даташите на spartan3 изображено что в микросхему загружаются N+1 байт. Что это означает?

Что-то я там такого не нашел.

Прикрепляю рисунок из даташита.

Еще у xilinx есть xapp502. К нему прилагаются исходники для cpld на vhdl, и код на СИ для микроконтроллера. Так в VHDL-коде ножка PROG_B имеет либо Z-состояние, либо в нуле. С чем это может быть связано? Вроде бы это обычная входная нога. Там правда написано, что это для virtex и spartan2.

Все правильно, ставится подтягивающий резистор на питание, а нуль для PROG - активное состояние.

Я передаю не третье состояние, а просто единицу. Но это не криминал.

Обратите внимание, что INIT - двунаправленный!!! сигнал, удерживая его в нуле можно задерживать конфигурацию.

Да, я это уже понял. Сначала не обратил внимание. Сейчас я его только читаю.

Еще про DONE - его фронт после конфигурации должен укладываться в период CCLK, иначе нужно либо уменьшать сопротивление подтягивающего резистора, либо использовать DriveDone "Yes" при генерации битстрима.

Спасибо, не знал, учту на будующее. Сейчас генерация всех управляющих сигналов, включая клок выполняется по ISA шине через регистры ввода\вывода. Там такие скорости, что фронты не критичны.
Начал грешить на микросхему, может кто-то из ног барахлит. В понедельник еще одну плату спаяют, на свежей проверю.

Эскизы прикрепленных изображений

 

[BSV]

DOUT я проверяю чтобы определить принимает ли микросхема данные. Возможно не работает ножка CCLK на вход. Если она сдохла, как раз такая картина и будет. Т.е. микросхема перешла в режим конфигурации и ждет данных, но их нет. Как выход я ее проверял, переключил в мастер-режим.
А нужно ли включать какие либо опции при компиляции, чтобы задействовать выход DOUT при конфигурации? Или он всегда работает?

По моим представлениям пока микросхема свою часть данных не заглотит, на DOUT ничего не появится. Это нужно для загрузки нескольких ПЛИС в цепочке. Если бы на DOUT микросхемы что-либо появлялось до завершения ее загрузки, то во все микросхемы в цепочке загружалась бы одна и та же прошивка. При последовательных режимах DOUT должен работать всегда.

Прикрепляю рисунок из даташита.

Ну, тогда уж N+2 байта (0 .. N+1) . По моему, это просто чтобы показать порядок следования байт.

Там такие скорости, что фронты не критичны.

Это для Вас они не критичны, а для микросхемы очень даже критичны - нога DOUT - тоже двунаправленная, все микросхемы в цепочке следят за ее состоянием и переходят в рабочий режим почти одновременно, когда DONE становится 1.