altclkctrl в CYCLONE II кто имел дело? Опции

[Andr2I]

Попытался использовать altclkctrl. Подключил ее вход к одному выходу PLL, а выход на внешний пин - все работает. Сделал три входа и все три к той же PLL - Квартус 6.0 ругается - требует подключить два первых входа к clock pin (что такое?). Если делаю 4 входа и первых два к земле, а вторые два к выходу PLL - все опять хорошо. Что бы это значило?

Второй вопрос - какие ресурсы потребляет altclkctrl? Что это часть блока PLL или просто указание компилятору сделать у всех триггеров несколько тактовых входов и входы разрешения?

Может эту байду можно цеплять только на вход PLL (оно очень органично вписывается в картинку PLL, из pdf), но вроде написано -"A clock control block is a dynamic clock buffer that allows you to enable
and disable the clock network and dynamically switch between multiple
sources to drive the clock network." Про PLL молчок.

[Самурай]

Попытался использовать altclkctrl. Подключил ее вход к одному выходу PLL, а выход на внешний пин - все работает. Сделал три входа и все три к той же PLL - Квартус 6.0 ругается - требует подключить два первых входа к clock pin (что такое?).

Правильно Quartus ругается. Смотрим рисунок 7-11 из ДатаСшита на Cyclon II и описание на мегафункцию altclkctrl из Helpа : входной сигнал мегафункции inclk[3..0] может быть подключен ТОЛЬКО к двум выходам PLL и двум из четырех глобальных клоковых пинов.

На часть остальных вопросов, я думаю, ответ так-же можно найти на этом рисунке. Вот насчет потребляемых ресурсов я не знаю

[Andr2I]

Смотрим рисунок 7-11 из ДатаСшита на Cyclon II и описание на мегафункцию altclkctrl из Helpа : входной сигнал мегафункции inclk[3..0] может быть подключен ТОЛЬКО к двум выходам PLL и двум из четырех глобальных клоковых пинов.

А можно по-подробнее про HELP? Если в описании на CYCLONEII , то там только (см. приложенный файл).

Эскизы прикрепленных изображений

 

[Самурай]

Смотрим рисунок 7-11 из ДатаСшита на Cyclon II и описание на мегафункцию altclkctrl из Helpа : входной сигнал мегафункции inclk[3..0] может быть подключен ТОЛЬКО к двум выходам PLL и двум из четырех глобальных клоковых пинов.

А можно по-подробнее про HELP? Если в описании на CYCLONEII , то там только (см. приложенный файл).

Правильно, именно про этот рисунок я и говорил. И именно он фигурирует в контексте с одним единственным упоминанием в Data Sheet на Cyclone II о функции altclkctrl. Вот цитата:

"The dynamic clock enable or disable feature allows internal logic to
synchronously control power up or down on the global clock networks in
the Cyclone II device. This function is independent of the PLL and is
applied directly on the clock network, as shown in Figure 7–11. The input multiplexers can be set through the Quartus II software using the
altclkctrl megafunction."

А в HELPе Квартуса действительно про эту мегафункцию сказано очень не много, только описание портов.

[Andr2I]

Правильно, именно про этот рисунок я и говорил. И именно он фигурирует в контексте с одним единственным упоминанием в Data Sheet на Cyclone II о функции altclkctrl.

Смотрим рисунок 7-11 из ДатаСшита на Cyclon II и описание на мегафункцию altclkctrl из Helpа : входной сигнал мегафункции inclk[3..0] может быть подключен ТОЛЬКО к двум выходам PLL и двум из четырех глобальных клоковых пинов.

Я извиняюсь, но так и не понял почему входной сигнал мегафункции можно подключить только к двум выходам PLL (где про это сказано для CYCLONE II, в описании мегафункции есть рисунки для Stratix II). Более того если помотреть на рис 7-13, то можно подключить все три выхода PLL.

Эскизы прикрепленных изображений

 

[v_mirgorodsky]

Stratix II и Cyclone II - два очень разных чипа. altclkctrl - есть просто абстракция на кусок кремния физически присутствующий в кристалле FPGA. При его проектировании были заложены определенные принципы функционирования и обойти их не возможно - в кристалле просто нет соответствующих роутинговых ресурсов.

К слову сказать, тактовые ресурсы в Cyclone II спроектированы не самым оптимальным образом. К примеру, PLL нельзя каскадировать, опроной частотой PLL может быть только тактовый сигнал, физически заведенный на определенный пин, для разных PLL эти пины разные и так далее.

Вывод - необходимо аккуратно изучать принципы функционирования выбранного кремния дабы не заложить в схему физически нереализуемых решений.

[MobyDick]

У Альтеры есть документ: "altclkctrl Megafunction User Guide" (ug_altclock_mf.pdf) - полезной информации там побольше, чем в HELPе Квартуса и в Циклоновской доке.
В частности:

General Restrictions
...If the clkselect[] ports are set to anything other than 0, only pins or PLL clock outputs may feed the inclk[] ports. In addition, pins must feed only inclk[0] or inclk[1], while PLL clock outputs must feed only inclk[2] or inclk[3]...

[Andr2I]

2MobyDick
Да все понятно. Спасибо. Остается только осадок от возвожностей Альтеры. Т.е. переключать я могу только два внутренних клока. Конечно странно и хотелось бы большего (мне надо импульс сдвигать), но "лучше маленькая рыбка, чем большой таракан"!

Всех с наступающим праздником нового года!!!