Ad9956 в режиме свипера, как узнать текущую частоту? Опции

[khach]

Кто с этим зверем (AD9956) активно работал, помогите пожалуйста советом. Краткое описание системы- DDS AD9956 генерит опорный сигнал для фапч диапазона 1500-3000МГц. VCO- внешнее. Петля фапч- внутренняя AD9956. DDS используется в режиме свипа частоты силами самой микросхемы. Дернули ножку PS0, свип начался. VCO отслеживает изменение опоры и тоже перестраивается по частоте. Теперь глупый вопрос- как узнать частоту VCO в текущий момент времени во время свипа? Если читать регистры, то какие? А то перегретый возмущенный разум уже планирует приделывать к системе генератор меток на диоде с накоплением заряда и тупой счет этих меток внешним контроллером...

[DRUID3]

С какой точностью? VCO инерционная система, все зависит очень от многого, параметры цепи ОС, диапазона перестройки... Вобщем я сейчас домой иду , лень даже оценочно считать, я просто хотел сказать, что-то что в DDS в регистрах в данный момент, и то, "во что" установлен VCO в данный момент - это огромная разница (хотя тут вопрос в требуемом диапазоне погрешностей, который я сразу и задал)...

[RobFPGA]

Приветствую!


Свип частоты в ad9956 производится ступеньками. Размер ступенки задается в регистрах RDFTW и FDFTW для нарастания и спада частоты соответственно. Время каждой ступеньки в регистрах RSRR и FSRR. Начальная и конечная частота задается в FTW0 и FTW1. Все изменения происходят синхронно с SYNC_OUT. Поэтому точную текущую частоту выхода DDS во время свипа можно высчитать считая количество тактов на SYNC_OUT (c учетом соответсвующи делителей) после дерганья PS0.



Успехов! Rob.

[khach]

DRUID3
Ну вообще то при линейном свипе с малым шагом по частоте, когда фапч была в захвате на предидущей точке, переходный процесс весьма короток. Настолько короток, что 9956 неуспевает дернуть сигнал PLL_Lock. Вернее, може и дергает, но контроллер неуспевает его заметить- надо будет посмотреть быстрым осциллографом и ставить расширитель импульсов, если иголка там все таки есть. Первоначально идея как раз и состояла в подсчете импульсов PLL_Lock таймером контроллера.
RobFPGA
Подсчет SYNC_OUT конечно работать будет железно, но счетчик на 100 МГц, прогружаемый с контроллера в соответствии со значениями RDFTW и RSRR(у меня шаг и длительность разные бывают) это нехилая CPLD как минимум. Спуров от нее будет мама не горюй......Хотель бы избежать такого в РЧ блоке. Или прийдеться тащить SYNC_OUT в цифровую часть платы... Блин, опять все переразводить....