SPARTAN3 - DDR2, Вопросы по BUS TERMINATION и др. Опции

[Al Jumper]

Всем доброго времени суток.
Разрабатываю систему, содержащую 3S2000-FG676 и 8 GB DDR2 (4 DIMM'а).
DRR2 работает на частоте 100 МГц.
Имеется ряд вопрсов:
1. Реально ли вообще заставить устойчиво работать такую систему, при устовии, что все DIMM'ы включены в параллель, или придется их разделять хотя бы на 2 группы по 2 шт?
2. Как лучше реализовать BUS TERMINATION - использовать ли On Die Termination в чипах DDR2 и DCI в сартане или лучше поставить резисторы? Посмотрел у XILINX описание SPARTAN 3A devkit'а с DDR2 чипом на борту - они применяют ODT в DDR2 и резисторы на шине, посаженные на 0.9 В. Что то мне так делать не хочется, уж очень много резисторов надо, да и поставить их рядом с FPGA проблематично. Может все же можно задействовать DCI, но тогда какую схему правильнее применить?
3. Надо ли при такой частоте выравнивать дорожки на плате по длине и какие именно?

[DmitryR]

1. Реально ли вообще заставить устойчиво работать такую систему, при устовии, что все DIMM'ы включены в параллель, или придется их разделять хотя бы на 2 группы по 2 шт?

Думаю, реально и в параллель, только это может потребовать несоразмерных усилий.

Может все же можно задействовать DCI, но тогда какую схему правильнее применить?

Я бы сделал DCI и ODT, на самом деле один фиг это надо моделировать, хоть частота и невелика.

3. Надо ли при такой частоте выравнивать дорожки на плате по длине и какие именно?

На частоте 100МГц пол-периода - 5 ns. При скорости тока в меди примерно 200 млн. м/с неравенство длин в 1 см даст скос в 50 ps. Исходя из этого скос в 10% возможен при разнице длин в 10 см, что сомнительно, даже если ничего не выравнивать.

А что вообще заставило использовать DDR2 на такой низкой частоте? SDRAM будет работать быстрее (у нее латентность меньше намного), и в реализации будет несравненно проще.

[AlexB]

DRR2 работает на частоте 100 МГц.

Минимальная частота для DDR2 - 125 МГц.

[Al Jumper]

А что вообще заставило использовать DDR2 на такой низкой частоте? SDRAM будет работать быстрее (у нее латентность меньше намного), и в реализации будет несравненно проще.

DDR2 выбрал из соображений, что DIMM'ы на 2 GB на обычной SDRAM уже сейчас не найти, а через пару лет тем более. Уже отмоделировано все, и с бэканнотированными задержками все прошло, но как это все в реале себя поведет - вот вопрос. Проверяли на отладочной плате с V5 - работает, но там только 1 SODIMM. В общем, наверное стоит распараллелить, благо количество свободных ног позволяет. И все же, какую схему DCI лучше применить - параллельную или последовательную?
С параллельной потебление сильно вырастет наверняка.

[PSP]

Посмотрите appnote на сайте Micron, там ответы на все ваши вопросы. Заранее могу сказать, что при подключении более одного модуля к шине, производители требуют использовать терминирование на 1/2 питания.

[DmitryR]

Уже отмоделировано все, и с бэканнотированными задержками все прошло, но как это все в реале себя поведет - вот вопрос.

На этот вопрос может ответить симуляция реала, с помощью HyperLynx например.