I/O Designer Опции

[G_A_S]

При освоении Ментора в общем и IOD в частности возникают всякие мелкие, неприятные вопросы, которые отнимают колоссальное количество рабочего времени. Поэтому вынужден задавать на этом форуме глупые (наверное) вопросы.

Разбирался в ПДФ по IOD DF2004_IOD2004_V3.2bworkbook_rus.pdf. Основы работы понятны (но хотелось бы побольше информации), но не могу сделать завершающий этап, а именно экспорт в DC. При попытке создать символ и схему Generate>Symbol with Schematic, выдает: Schematic udate failed:
I/O Designer was unable to load the specified design C:\...\...\BLpro.prj

В чем может быть дело?

[G_A_S]

Где можно взять документацию по IOD?
Может, у Вас есть какие-то ПДФы... Важна любая информация!

[fill]

При освоении Ментора в общем и IOD в частности возникают всякие мелкие, неприятные вопросы, которые отнимают колоссальное количество рабочего времени. Поэтому вынужден задавать на этом форуме глупые (наверное) вопросы.

Разбирался в ПДФ по IOD DF2004_IOD2004_V3.2bworkbook_rus.pdf. Основы работы понятны (но хотелось бы побольше информации), но не могу сделать завершающий этап, а именно экспорт в DC. При попытке создать символ и схему Generate>Symbol with Schematic, выдает: Schematic udate failed:
I/O Designer was unable to load the specified design C:\...\...\BLpro.prj

В чем может быть дело?

последовательность создания:
http://megratec.ru/data/ftp/exp_movie/new/IOD_DV_PCB.swf
методичка ИТМиВТ
[attachment=15476:attachment]

[G_A_S]

последовательность создания:
http://megratec.ru/data/ftp/exp_movie/new/IOD_DV_PCB.swf

Спасибо, пойду разбираться!

[G_A_S]

последовательность создания:
http://megratec.ru/data/ftp/exp_movie/new/IOD_DV_PCB.swf
методичка ИТМиВТ
[attachment=15476:attachment]

Все равно на этапе создания элементов появляется эта ошибка...
Может дело в предупреждении при запуске IOD: Internal Error Cannot open Profile file C:\Docu..\...\iod2005_1.ini
Я не придавал этому предупреждению значения...
Заранее спасибо!

[fill]

Все равно на этапе создания элементов появляется эта ошибка...
Может дело в предупреждении при запуске IOD: Internal Error Cannot open Profile file C:\Docu..\...\iod2005_1.ini
Я не придавал этому предупреждению значения...
Заранее спасибо!

Скорее всего кириллица в именах папок.

[G_A_S]

Скорее всего кириллица в именах папок.

Да, действительно есть... Исправил эту ошибку, но элементы так и не создаются... Все та же ошибка...

symbolwizard -separateDataAndControl -configpins -threshold 0 -addsymbolname -clkleft -vccleft -gndleft -len 500 -spacing 5 -background Box -addpinnumber -pcblen 500 -pcbspacing 5 -pcbbackground Box -pcbpinfunction -pcbadditionallabel -pcbaddpinnumber -pcbaddlabelover -poweradditionallabel -poweraddpinnumber -configadditionallabel -configaddpinnumber -pcbpartno xq2v1000_fg456 -pcbgeom fg456 Unnamed
setsourcefile -noload {}
set_design_capture_project -path C:\\Test\\Test_iod_456\\Test_iod_456.prj
set_cdb_flow -cdbflow 2 -lmc D:\\GAS\\Distrib\\Mentor\\DC_library\\DC_library.lmc -partition 74_logic
symbolwizard -separateDataAndControl -configpins -threshold 0 -addsymbolname -clkleft -vccleft -gndleft -background Box -addpinnumber -pcbbackground Box -pcbadditionallabel -pcbaddpinnumber -pcbaddlabelover -poweradditionallabel -poweraddpinnumber -configadditionallabel -configaddpinnumber -pcbpartno xq2v1000 -pcbgeom fg456 Unnamed
exportschematic -dc -lmc D:\\GAS\\Distrib\\Mentor\\DC_library\\DC_library.lmc -partition 74_logic -skipcolors -swapgroups -hkp C:\\Test\\Test_iod_456\\Test_iod_456.prj
# Unassigned pins placed on symbol 'Unnamed_configpins': A3 A5 A15 A18 A21 AA3 AA4 AA5 AA18 AA19 AB2 AB3 AB4 AB8 AB19 AB20 AB21 B3 B5 B12 B18 B20 C1 C2 C7 C16 C19 D1 D3 D5 D6 D17 D20 D22 E10 E11 E14 E18 F3 F9 F18 F22 H20 J1 J6 J22 K1 L18 M5 M17 P1 P22 R3 R18 U1 U10 U12 U13 U20 V3 V6 V7 V9 V14 V17 V18 W3 W5 W17 W18 W22 Y1 Y2 Y5 Y7 Y16 Y17 Y18 Y19 Y21 Y22
# No such file or directory
#
# Schematics update failed:
# I/O Designer was unable to load the specified design C:\Test\Test_iod_456\Test_iod_456.prj

Сообщение отредактировал G_A_S - Nov 22 2007, 11:00

[fill]

Да, действительно есть... Исправил эту ошибку, но элементы так и не создаются... Все та же ошибка...

symbolwizard -separateDataAndControl -configpins -threshold 0 -addsymbolname -clkleft -vccleft -gndleft -len 500 -spacing 5 -background Box -addpinnumber -pcblen 500 -pcbspacing 5 -pcbbackground Box -pcbpinfunction -pcbadditionallabel -pcbaddpinnumber -pcbaddlabelover -poweradditionallabel -poweraddpinnumber -configadditionallabel -configaddpinnumber -pcbpartno xq2v1000_fg456 -pcbgeom fg456 Unnamed
setsourcefile -noload {}
set_design_capture_project -path C:\\Test\\Test_iod_456\\Test_iod_456.prj
set_cdb_flow -cdbflow 2 -lmc D:\\GAS\\Distrib\\Mentor\\DC_library\\DC_library.lmc -partition 74_logic
symbolwizard -separateDataAndControl -configpins -threshold 0 -addsymbolname -clkleft -vccleft -gndleft -background Box -addpinnumber -pcbbackground Box -pcbadditionallabel -pcbaddpinnumber -pcbaddlabelover -poweradditionallabel -poweraddpinnumber -configadditionallabel -configaddpinnumber -pcbpartno xq2v1000 -pcbgeom fg456 Unnamed
exportschematic -dc -lmc D:\\GAS\\Distrib\\Mentor\\DC_library\\DC_library.lmc -partition 74_logic -skipcolors -swapgroups -hkp C:\\Test\\Test_iod_456\\Test_iod_456.prj
# Unassigned pins placed on symbol 'Unnamed_configpins': A3 A5 A15 A18 A21 AA3 AA4 AA5 AA18 AA19 AB2 AB3 AB4 AB8 AB19 AB20 AB21 B3 B5 B12 B18 B20 C1 C2 C7 C16 C19 D1 D3 D5 D6 D17 D20 D22 E10 E11 E14 E18 F3 F9 F18 F22 H20 J1 J6 J22 K1 L18 M5 M17 P1 P22 R3 R18 U1 U10 U12 U13 U20 V3 V6 V7 V9 V14 V17 V18 W3 W5 W17 W18 W22 Y1 Y2 Y5 Y7 Y16 Y17 Y18 Y19 Y21 Y22
# No such file or directory
#
# Schematics update failed:
# I/O Designer was unable to load the specified design C:\Test\Test_iod_456\Test_iod_456.prj

Проект выложите, чтобы не гадать.

[G_A_S]

Проект выложите, чтобы не гадать.

Я разбираюсь с IOD и мне все больше и больше нравится это приложение! Вижу, какие у него возможности и просто хочется разбобраться досканально. Но уже кипят мозги из-за всяких мелких непонманий и загвоздок...

Проект просто тестовый. Простая попытка создать схемные элементы для случайно взятой микросхемы XILINX.

[fill]

Я разбираюсь с IOD и мне все больше и больше нравится это приложение! Вижу, какие у него возможности и просто хочется разбобраться досканально. Но уже кипят мозги из-за всяких мелких непонманий и загвоздок...

Проект просто тестовый. Простая попытка создать схемные элементы для случайно взятой микросхемы XILINX.

Проверьте имя пользователя (кириллица).
Создайте нового с английским именем.
Попробуйте создать проект под новым пользователем.
А вообще как я уже не раз говорил - локализованные винды это двойная проблема (первая это сами винды, с их реестром и прочими бяками ).

[G_A_S]

Проверьте имя пользователя (кириллица).
Создайте нового с английским именем.
Попробуйте создать проект под новым пользователем.
А вообще как я уже не раз говорил - локализованные винды это двойная проблема (первая это сами винды, с их реестром и прочими бяками ).

Спасибо! Я с Вами полностью согласен! Это страх и ужас, но реальных альтернатив, к сожалению, нет... Приходится приспосабливаться.

[G_A_S]

Может у кого-нибудь есть переведенный хэлп IOD? Там много полезной информации, а инглишь все-таки немного притормаживает освоение.

[G_A_S]

Возникли некоторые вопросы.
1. Насколько я понял порядок действий при работе с проектом, сначала в IOD мы вытаскиваем нужную микросхему, накидываем сущестующие у нас сигналы в поле Signals, присваиваем эти сигналы к ножкам микросхемы и выбрасываем элементы на схему.
2. Где можно узнать, как оперировать с правилами в IOD? Допустим, сигнал А можно поцепить только к банку 1 или 3, а сигнал В можно подцепить только к банку 3.

[fill]

Возникли некоторые вопросы.
1. Насколько я понял порядок действий при работе с проектом, сначала в IOD мы вытаскиваем нужную микросхему, накидываем сущестующие у нас сигналы в поле Signals, присваиваем эти сигналы к ножкам микросхемы и выбрасываем элементы на схему.
2. Где можно узнать, как оперировать с правилами в IOD? Допустим, сигнал А можно поцепить только к банку 1 или 3, а сигнал В можно подцепить только к банку 3.

1. Не обязательно. Есть три разных маршрута. Первый указан вами. Два других это обратный порядок - символы импортируются из схемы.
2. Указанные вами провила скорее всего можно сделать только на уровне компонента, т.е. разбирайтесь как добавить в базу данный IOD свой собственный компонент.

[G_A_S]

2. Указанные вами провила скорее всего можно сделать только на уровне компонента, т.е. разбирайтесь как добавить в базу данный IOD свой собственный компонент.

Мне интересно возможно ли это впринципе и делал ли кто-нибудь такое? Вот если бы можно было в свойстве SWAP элемента указать, например "GROUP_3@GROUP_4". Это конечно же чисто условно.

[G_A_S]

2. Указанные вами провила скорее всего можно сделать только на уровне компонента, т.е. разбирайтесь как добавить в базу данный IOD свой собственный компонент.

Мне интересно возможно ли это впринципе и делал ли кто-нибудь такое? Вот если бы можно было в свойстве SWAP элемента указать, например "GROUP_3@GROUP_4". Это конечно же чисто условно.

[G_A_S]

Вопрос к FILL

Возможно ли засунуть микросхему в библиотеку и использовать ее в схематике, если имеется файл *.fpc, созданный ранее. Т.е. я накидал цепей, присвоил эти цепи к определенным ножкам микросхемы и сохранил результаты работы в файле *.fpc. По пути, предложенному в видеоролике все получается, но элемент нужно создавать все время новый. Как информацию из fpc преобразовать в нормальный элемент?

[G_A_S]

Какой правильный алгоритм действий при работе DC-IOD, когда меняем, добавляем цепи? Постоянно выскакивают какие-то ошибки и предупреждения... Есть ли переведеный хелп? Дайте, пожалуйста, всевозможные ссылки на видео и текстовые материалы по IOD.

Заранее спасибо!

[fill]

Какой правильный алгоритм действий при работе DC-IOD, когда меняем, добавляем цепи? Постоянно выскакивают какие-то ошибки и предупреждения... Есть ли переведеный хелп? Дайте, пожалуйста, всевозможные ссылки на видео и текстовые материалы по IOD.

Заранее спасибо!

Переведенного хелпа нет и не будет - бессмысленно заниматься переводом для постоянно изменяющейся программы.

Если вы добавляете\удаляете сигналы, то естественно что система об этом сигнализирует. Вообще-то подразумевается, что для начала прорабатывается верхний уровень проекта, тогда становится понятным какие сигналы будут входить и выходить с ПЛИС, с этого момента и можно переходить к планировке выводов с привязкой к плате. Поэтому добавление\удаление сигналов это скорее исключение, чем норма.

Вопрос к FILL

Возможно ли засунуть микросхему в библиотеку и использовать ее в схематике, если имеется файл *.fpc, созданный ранее. Т.е. я накидал цепей, присвоил эти цепи к определенным ножкам микросхемы и сохранил результаты работы в файле *.fpc. По пути, предложенному в видеоролике все получается, но элемент нужно создавать все время новый. Как информацию из fpc преобразовать в нормальный элемент?

Что вы понимаете под нормальным элементом?

[G_A_S]

Спасибо за ответ, FILL!!!

Что вы понимаете под нормальным элементом?

Я имею ввиду создание элементов для схематика таких же, какие создаются в видеоролике. Но там определенный порядок действий. А если я открываю ранее созданную структуру в IOD, то ничего не получается. Ну да ладно, это не самое важное... Как-нибудь обойдусь.

А вот почему элементы из IOD конвертируются в Design Viwer в дюймовой сетке для меня загадка. Ведь В свойствах IOD единицы измерения у меня 1мм.

[fill]

Спасибо за ответ, FILL!!!
Я имею ввиду создание элементов для схематика таких же, какие создаются в видеоролике. Но там определенный порядок действий. А если я открываю ранее созданную структуру в IOD, то ничего не получается. Ну да ладно, это не самое важное... Как-нибудь обойдусь.

А вот почему элементы из IOD конвертируются в Design Viwer в дюймовой сетке для меня загадка. Ведь В свойствах IOD единицы измерения у меня 1мм.

1. Все должно получаться. Для начала попытайтесь более подробно сформулировать что хотите получить и что получаете, какие действия производите.
2. Все согласно настроек проекта DC - я недаром показал в видео подключение файла настроек (кстати не забудьте, этот же файл должен быть подключен и в ЦБ).

[G_A_S]

1. Все должно получаться. Для начала попытайтесь более подробно сформулировать что хотите получить и что получаете, какие действия производите.
2. Все согласно настроек проекта DC - я недаром показал в видео подключение файла настроек (кстати не забудьте, этот же файл должен быть подключен и в ЦБ).

1. По этому вопросу я пока что работаю и пытаюсь разобраться.

2. Естественно я подключил файл vbdsys_metric.asc в Project Options файла проекта (единственное я не понял почему на видео Вы подключаете его из дериктории проекта, если он лежит рядом с дюймовым файлом в менторовской директории). А вот где его можно подключить в ЦБ я не нашел. Там у меня просто стоят миллиметры в настройках: Library Manager - Setup - Setup Parameters - General - Display Units - Design Units - Millimeters. В I/O Desiner тоже настроены миллиметры Tools - Preferences - Symbol Editor - General - Unit: 1.0 mm. Как быть?

[fill]

2. Естественно я подключил файл vbdsys_metric.asc в Project Options файла проекта (единственное я не понял почему на видео Вы подключаете его из дериктории проекта, если он лежит рядом с дюймовым файлом в менторовской директории). А вот где его можно подключить в ЦБ я не нашел. Там у меня просто стоят миллиметры в настройках: Library Manager - Setup - Setup Parameters - General - Display Units - Design Units - Millimeters. В I/O Desiner тоже настроены миллиметры Tools - Preferences - Symbol Editor - General - Unit: 1.0 mm. Как быть?

Можно сделать свой собственный файл настроек с нужной именно вам точностью, его и подключать в дальнейшем. Многие создают специальную директорию где хранят все файлы настроек.
Library Manager - Setup - Setup Parameters - File Location - Project Options

Пример русифицированного [attachment=15713:attachment]

[Vadim]

Library Manager - Setup - Setup Parameters - File Location - Project Options

В упор не вижу в Library Manager - Setup - Setup Parameters никаких File Location - Project Options, а вижу я там только закладки General, Via Definitions и Via Clearances. О каком Library Manager речь?

[gray.k]

В упор не вижу в Library Manager - Setup - Setup Parameters никаких File Location - Project Options, а вижу я там только закладки General, Via Definitions и Via Clearances. О каком Library Manager речь?

Tools>Options>File Location - Project Options в Symbol Editor

[fill]

В упор не вижу в Library Manager - Setup - Setup Parameters никаких File Location - Project Options, а вижу я там только закладки General, Via Definitions и Via Clearances. О каком Library Manager речь?

Опечатка Library Manager - Symbol Editor ....

[G_A_S]

Почему-то внезапно перестали создаваться детали в ЦБ при Generate Schematic and Symbols из IOD. В чем может быть дело? При этом в проект не передаются листы со схемами.

[Vadim]

Значит ли это, что если я создаю новый проект в DC/DV и ссылаюсь на конкретную библиотеку, проектные файлы для этого проекта будут такими, которые указаны в Tools>Options>File Location - Project Options в Symbol Editor этой самой библиотеки?

[fill]

Значит ли это, что если я создаю новый проект в DC/DV и ссылаюсь на конкретную библиотеку, проектные файлы для этого проекта будут такими, которые указаны в Tools>Options>File Location - Project Options в Symbol Editor этой самой библиотеки?

Файлы в проекте и в ЦБ должны совпадать. Иначе символ нарисованный в редакторе символов будет иначе выглядеть в схемном редакторе - например не совпадут сетки. Поэтому при создании нового проекта в DC\DV подключают файл настроек использованный и в ЦБ.
Чтобы каждый раз не подключать настроечный файл, новый проект рекомендуется создавать на основе существующего, т.е. создаем пустой проект, подключаем к нему нужные настроечные файлы.
Новые проекты далее создаем через Job_Management_Wizard (опция Copy).

[G_A_S]

И все же почему не генерятся детали из IOD?

[fill]

И все же почему не генерятся детали из IOD?

В IOD откройте окно console и посмотрите что там написано.

[Vadim]

Файлы в проекте и в ЦБ должны совпадать. Иначе символ нарисованный в редакторе символов будет иначе выглядеть в схемном редакторе - например не совпадут сетки. Поэтому при создании нового проекта в DC\DV подключают файл настроек использованный и в ЦБ.
Чтобы каждый раз не подключать настроечный файл, новый проект рекомендуется создавать на основе существующего, т.е. создаем пустой проект, подключаем к нему нужные настроечные файлы.
Новые проекты далее создаем через Job_Management_Wizard (опция Copy).

Это мне известно
Ну, раз при создании проекта настроечные файлы библиотеки не принимаются во внимание(а я чуть было не обрадовался), буду продолжать пользоваться Copy.

[G_A_S]

В IOD откройте окно console и посмотрите что там написано.

# --------------------
# command line passed in is:
# C:\MentorGraphics\2005EXP\SDD_HOME\wg\win32\bin\asc_in.exe -lib="C:\Test\10\10.slb" -project="C:\Test\10\10.prj" "C:\Test\10\x4_10.inp"
# --------------------
#
#
#
# ASC_IN - Create Schematics and Symbols from ASCII. Version 16.1.0.1
# © Copyright Mentor Graphics Corporation 2005.
# All Rights Reserved.
#
#
# ..reading project file C:\Test\10\10.prj
# ..reading system parameter file
# ..reading symbology
# ..reading font file
#
# ..reading pin types file
# ..reading text property files.
# ..processing file C:\Test\10\x4_10.inp
# ..opening cell x4_10_control_pcb
# ..saving cell 'x4_10_control_pcb'
# ..saved cell 'C:\Test\10\10.slb(x4_10_control_pcb;1)'
# ..opening cell x4_10
# ..saving cell 'x4_10'
# ..saved cell 'C:\Test\10\10.slb(x4_10;2)'
# **** Can't load cell 'CON_HIER_I' from cell library.
# Error on line 100 of input file.
# ASC_IN utility program completed
#
# Export process completed with errors
# Export - 1 error(s), 9 warning(s)


Но я не знаю, что такое CON_HIER_I...... У меня такого нет... Судя по названию, это какой-то иерархический коннектор. Возможно, я случайно его удалил. Но почему тогда cell library? Если я что-то и удалал, то только из Symbols.

Сообщение отредактировал G_A_S - Nov 29 2007, 14:34

[fill]

# **** Can't load cell 'CON_HIER_I' from cell library.
# Error on line 100 of input file.
# ASC_IN utility program completed
#
# Export process completed with errors
# Export - 1 error(s), 9 warning(s)
Но я не знаю, что такое CON_HIER_I...... У меня такого нет...

Напрягите серое вещество Рассмотрим логически по порядку:
IOD генерирует иерархическую подсхему, значит на ней должны быть размещены иерархические коннекторы, чтобы их можно было разместить они должны существовать в библиотеке. А у вас IOD их почему-то не видит. Почему - мне отсюда не видно. Но например в любой новой ЦБ они обязательно присутствуют (partition называется Connector).

[G_A_S]

Напрягите серое вещество Рассмотрим логически по порядку:
IOD генерирует иерархическую подсхему, значит на ней должны быть размещены иерархические коннекторы, чтобы их можно было разместить они должны существовать в библиотеке. А у вас IOD их почему-то не видит. Почему - мне отсюда не видно. Но например в любой новой ЦБ они обязательно присутствуют (partition называется Connector).

До этого я догадался. Да и этот элемент лежит на своем месте в партишн. Но ошибка ведь есть!
Видимо, проблема кроется в чем-то другом... Ох уж этот ментор...

Вот полный отчет по попытке синтеза символов и схемы:

exportschematic -dc -lmc D:\\GAS\\Distrib\\Mentor\\DC_library\\DC_library.lmc -partition Proba -skipcolors -swapgroups -hkp C:\\Test\\10\\10.prj
Unassigned pins placed on symbol 'x4_10_configpins': A11 A12 AA11 AA12 AA14 AA15 AA16 AB13 AB14 AC11 AC12 AC13 AC14 AC15 AC16 AD7 AD13 AD14 AD16 AD17 AD20 AE7 AE20 AF15 AF16 C11 C16 D11 D12 D14 D15 D16 E13 E14 F11 F12 F13 F14 F15 F16 G5 G6 G11 G12 G13 G14 G15 G16 G21 G22 H12 H13 H14 H15 R5 R6 R21 R22 W12 W13 W14 W15 Y11 Y12 Y13 Y14 Y15 Y16 AA13 AB2 AB7 AC20 AF10 B12 C1 C25 D5 D7 D13 D19 D21 G3 G23 J1 J25 M3 M26 R3 R25 U2 U24 W3 W24 Y7 Y21 Y23
Unassigned pins placed on symbol 'x4_10_powerpins_page1': AE15 AE16 AE17 AF17
--------------------
command line passed in is:
C:\MentorGraphics\2005EXP\SDD_HOME\wg\win32\bin\asc_out.exe -V -INCLUDE -OUTPUT="C:\Documents and Settings\GAS222\Local Settings\Temp\165.tmp" "C:\Test\10\unsaved_design_top.sbk("*")"
--------------------



ASC_OUT - ASCII from schematics, state diagrams or
symbols. Version 16.0.0.2
© Copyright Mentor Graphics Corporation 2005.
All Rights Reserved.


..reading project file
..reading system parameter file
..reading symbology
..reading font file
..reading pin types files.
..reading text property files.
****Error. Failed to open file 'C:\Test\10\unsaved_design_top.sbk'.

--------------------
command line passed in is:
C:\MentorGraphics\2005EXP\SDD_HOME\wg\win32\bin\asc_out.exe -V -INCLUDE -OUTPUT="C:\Documents and Settings\GAS222\Local Settings\Temp\166.tmp" "C:\Test\10\x4_10.sbk("*")"
--------------------



ASC_OUT - ASCII from schematics, state diagrams or
symbols. Version 16.0.0.2
© Copyright Mentor Graphics Corporation 2005.
All Rights Reserved.


..reading project file
..reading system parameter file
..reading symbology
..reading font file
..reading pin types files.
..reading text property files.
****Error. Failed to open file 'C:\Test\10\x4_10.sbk'.

Duplicated ports found in x4_10_configpins will be renamed.
Duplicated ports found in x4_10_powerpins_page1 will be renamed.
Duplicated ports found in x4_10_powerpins_page2 will be renamed.
Not placed signal GND
Not placed signal VCCAUX
Not placed signal VCCINT
Not placed signal VCCO
--------------------
command line passed in is:
C:\MentorGraphics\2005EXP\SDD_HOME\wg\win32\bin\asc_in.exe -lib="C:\Test\10\10.slb" -project="C:\Test\10\10.prj" "C:\Test\10\unsaved_design_top.inp"
--------------------



ASC_IN - Create Schematics and Symbols from ASCII. Version 16.1.0.1
© Copyright Mentor Graphics Corporation 2005.
All Rights Reserved.


..reading project file C:\Test\10\10.prj

..reading system parameter file
..reading symbology
..reading font file
..reading pin types file
..reading text property files.

..processing file C:\Test\10\unsaved_design_top.inp
..opening cell x4_10
..saving cell 'x4_10'
..saved cell 'C:\Test\10\10.slb(x4_10;1)'
..opening cell x4_10_configpins

..saving cell 'x4_10_configpins'
..saved cell 'C:\Test\10\10.slb(x4_10_configpins;1)'
..opening cell x4_10_pcb_page1

..saving cell 'x4_10_pcb_page1'
..saved cell 'C:\Test\10\10.slb(x4_10_pcb_page1;1)'
..opening cell x4_10_pcb_page2

..saving cell 'x4_10_pcb_page2'
..saved cell 'C:\Test\10\10.slb(x4_10_pcb_page2;1)'
..opening cell x4_10_pcb_page3

..saving cell 'x4_10_pcb_page3'
..saved cell 'C:\Test\10\10.slb(x4_10_pcb_page3;1)'
..opening cell x4_10_pcb_page4

..saving cell 'x4_10_pcb_page4'
..saved cell 'C:\Test\10\10.slb(x4_10_pcb_page4;1)'
..opening cell x4_10_powerpins_page1

..saving cell 'x4_10_powerpins_page1'
..saved cell 'C:\Test\10\10.slb(x4_10_powerpins_page1;1)'
..opening cell x4_10_powerpins_page2

..saving cell 'x4_10_powerpins_page2'
..saved cell 'C:\Test\10\10.slb(x4_10_powerpins_page2;1)'

**** Can't load cell 'CON_INTRA' from cell library.
Error on line 8527 of input file.
ASC_IN utility program completed

--------------------
command line passed in is:
C:\MentorGraphics\2005EXP\SDD_HOME\wg\win32\bin\asc_in.exe -lib="C:\Test\10\10.slb" -project="C:\Test\10\10.prj" "C:\Test\10\x4_10.inp"
--------------------



ASC_IN - Create Schematics and Symbols from ASCII. Version 16.1.0.1
© Copyright Mentor Graphics Corporation 2005.
All Rights Reserved.


..reading project file C:\Test\10\10.prj

..reading system parameter file
..reading symbology
..reading font file

..reading pin types file
..reading text property files.
..processing file C:\Test\10\x4_10.inp
..opening cell x4_10_control_pcb
..saving cell 'x4_10_control_pcb'
..saved cell 'C:\Test\10\10.slb(x4_10_control_pcb;1)'
..opening cell x4_10
..saving cell 'x4_10'
..saved cell 'C:\Test\10\10.slb(x4_10;2)'
**** Can't load cell 'CON_HIER_I' from cell library.
Error on line 100 of input file.
ASC_IN utility program completed

Export process completed with errors
Export - 1 error(s), 9 warning(s)

Сообщение отредактировал G_A_S - Nov 29 2007, 14:45

[fill]

Лучше свой проект выложите. Если у меня будет работать, то проблема живет на вашем компе.

[G_A_S]

Лучше свой проект выложите. Если у меня будет работать, то проблема живет на вашем компе.

До проекта я еще не дошел... Слишком много непонимания в структуре IOD-DС-EPCB. Порядок всех аннотаций при своппинге ножек, при изменении цепей и т.д. Все время вываливаются какие-то ошибки... Поэтому сейчас не проект, а просто плисина, на которую я выкидываю пару цепей в IOD, конвертирую в DC (что сейчас глюкануло), потом в EPCB. Видео очень грамотное и доходчивое, но не хватает окончания... Это демонстрация аннотаций при изменении цепей. Что, куда и зачем.
Теперь вот и IOD упал. Вообще красота...

[G_A_S]

Ну хоть кто-нибудь проходил полный путь создания проекта по пути IOD-DC-EPCB? Проект, содержащий плисины, с грамотным своппингом и всевозможными аннотациями. Поделитесь, пожалуйста, опытом!

[Vadim]

Ну хоть кто-нибудь проходил полный путь создания проекта по пути IOD-DC-EPCB? Проект, содержащий плисины, с грамотным своппингом и всевозможными аннотациями. Поделитесь, пожалуйста, опытом!

Присоединяюсь к вопросу. В свое время я тоже пытался разобраться в этом, но не так настойчиво, как Вы. Пожалуй, как появится время, сделаю очередную предпоследнюю попытку .

[fill]

Ну хоть кто-нибудь проходил полный путь создания проекта по пути IOD-DC-EPCB? Проект, содержащий плисины, с грамотным своппингом и всевозможными аннотациями. Поделитесь, пожалуйста, опытом!

Ну не знаю чего там сложного. Наши пользователи в ИТМиВТ уже много лет работают и особых проблем с аннотациями не испытывают. Перестановки естественно удобнее делать в IOD, т.к. перестановка на плате ограничена рамками вентилей, а вентили как раз формируются при генерации PDB из IOD. Из возможных проблем с обратной аннотацией могу вспомнить, что после обратной аннотации в DC\DV бывает нужно сделать компиляцию, иначе в IOD не появляются новые номера выводов (в DxD такой проблемы нет).

[G_A_S]

Ну не знаю чего там сложного. Наши пользователи в ИТМиВТ уже много лет работают и особых проблем с аннотациями не испытывают.

Это бесспорно! Ничего сложного нет практически ни в чем не только в Менторе, но и вообще по жизни! Главное в этом немного разбираться и хотя бы раз пройти полный путь. А вот понять пакет интуитивно, увы, не совсем получается. Да и по фалу "Методика работы в I/O Designer" проеделенно есть некоторые вопросы. Вроде бы делаешь все, как написано и по идее должно получиться, ан нет...
Каким образом создается файл *.PAD? Куда он прописывается?

[fill]

Это бесспорно! Ничего сложного нет практически ни в чем не только в Менторе, но и вообще по жизни! Главное в этом немного разбираться и хотя бы раз пройти полный путь. А вот понять пакет интуитивно, увы, не совсем получается. Да и по фалу "Методика работы в I/O Designer" проеделенно есть некоторые вопросы. Вроде бы делаешь все, как написано и по идее должно получиться, ан нет...
Каким образом создается файл *.PAD? Куда он прописывается?

Файл *.pad (или *.pin) содержит отчет о распределении выводов, генерится из среды размещения\трассировки ПЛИС (ISE, Maxplus, Quartus ...). Подключается File>Database_properties>FPGA_Flow>pin_report_file из него можно импортировать имена сигналов и номера ножек, а также экспортировать их обратно разработчику ПЛИС, при перестановках в IOD или плате.

[G_A_S]

Файл *.pad (или *.pin) содержит отчет о распределении выводов, генерится из среды размещения\трассировки ПЛИС (ISE, Maxplus, Quartus ...). Подключается File>Database_properties>FPGA_Flow>pin_report_file из него можно импортировать имена сигналов и номера ножек, а также экспортировать их обратно разработчику ПЛИС, при перестановках в IOD или плате.

То есть, сам ментор его не генерит? Если его нет и поле в File>Database_properties>FPGA_Flow>pin_report_file пустое, то перестановку сделать не удастся силами IOD? Все сигналы присвивал в IOD методом Add Signal. Как быть?

[G_A_S]

Уже ну практически разобрался в основах работы IOD-DC-EPCB, а время полджимает. Не хочется бросать изучение на самом завершающем этапе, так и не поняв сути. А по-другому нельзя. Проект, который уже должен быть сдан, я еще так и не начал из-за всяких мелких недопониманий, которые, по большому счету настолько нелепые, что обидно.

Кто может ответить? Почему созданные в IOD цепи не отображаются при синхронизации в DC и EPCB? Даже если после их создания провести соответствующие связи в DC, а потом сделать своппинг в IOD, то при синхронизации номера пинов на схематике не меняются... Почему? Что я не так делаю???

[fill]

То есть, сам ментор его не генерит? Если его нет и поле в File>Database_properties>FPGA_Flow>pin_report_file пустое, то перестановку сделать не удастся силами IOD? Все сигналы присвивал в IOD методом Add Signal. Как быть?

Для начала попробуйте понять какие файлы вы можете прочитать в среде проектирования ПЛИС. Например для Xilinx файл *.ucf однозначно можно прочитать. Соответственно IOD может его сгенерить для передачи информации о назначении выводов в разработку ПЛИС.

[G_A_S]

Общую структуру пути IOD-DC-EPCB я понял, так что если кто-нибудь с этим разбирается - спрашивайте! Но мелкие проблемы все равно возникают тут и там.

Вот, например, вопрос. В проекте в IOD я поменял имя сигнала. Сгенерил все символы, заменил старые, заменил все в центральной библиотеке. Т.е., если смотреть на измененный символ, он действаительно везде грамотно изменился. Но вот проблема... когда я вставляю символ в схематик, DC откуда-то берет старый символ со старой распиновкой... Я вообще не понимаю, как такое может быть... Уже все перепробовал...

[Vadim]

Вот, например, вопрос. В проекте в IOD я поменял имя сигнала. Сгенерил все символы, заменил старые, заменил все в центральной библиотеке. Т.е., если смотреть на измененный символ, он действаительно везде грамотно изменился. Но вот проблема... когда я вставляю символ в схематик, DC откуда-то берет старый символ со старой распиновкой... Я вообще не понимаю, как такое может быть... Уже все перепробовал...

Подозреваю, что у Вас был открыт DC, а Вы изменили библиотеку. В этом случае нужно закрыть и открыть DC.

[G_A_S]

Подозреваю, что у Вас был открыт DC, а Вы изменили библиотеку. В этом случае нужно закрыть и открыть DC.

Уже и открывал и закрывал, все перепробовал, но проблема была в другом... В ЦБ в ассоциированных детале символах дублировались их имена. Я изменял одни, а другие (старые) оставались. Понемногу приходит ясность.

[G_A_S]

При свапиировании ножек ПЛИС в IOD меняются Pin Name соответствующих ножек на символе. В самом IOD это происходит "на лету", а вот чтобы номера пинов поменялись на схеме приходится проделывать большой путь и мне кажется, что он если и корректный, то не самый правильный. Так вот для апдейта символа на схеме, его сперва нужно поменять в детале в ЦБ. Чтобы это сделать, я сначала убиваю старую деталь, потом через Library Service убиваю все старые символы этой детали, потом в IOD генерю новые символы и схему. В библиотеке появляется новая деталь и через Library Service присваиваю в ЦБ новые сгенеренные символы. ТОлько потом уже обновляю символ в схеме.

Мне кажется, это не самый оптимальный их возможных путей... Поделитесь, если знаете.

[G_A_S]

И плюс к предыдущему сообщению:
В методике работы в IOD от FILLа в п.12 написано: "Результирующие файлы INP каждого символа и файл HKP передать библиотекарю ЦБ".
И в п.13: "Получив подтверждение от библиотекаря о том, что символы FPGA презаписаны в ЦБ, открыть..."
Как это все сделать, чтобы потом еще и получить подтверждение от библиотекаря ЦБ?

[fill]

И плюс к предыдущему сообщению:
В методике работы в IOD от FILLа в п.12 написано: "Результирующие файлы INP каждого символа и файл HKP передать библиотекарю ЦБ".
И в п.13: "Получив подтверждение от библиотекаря о том, что символы FPGA презаписаны в ЦБ, открыть..."
Как это все сделать, чтобы потом еще и получить подтверждение от библиотекаря ЦБ?

Подтверждение вы получите автоматом при открытии схемы (если включена соответствующая галочка проверки обновлений символов в ЦБ - Flag_out_of_date_symbols).

[G_A_S]

При синхронизации IOD из PIN файла, все цепи и связи присваиваются корректно, но если тут же синхронизироваться из DC появляются неприсоединенные цепи, хотя на схеме они присоеденены. Почему так может получаться.

[G_A_S]

Может ли IOD работать (переназначать цепи) с учетом частично оттрасированных частей? Например, я хочу от разъема сначала подвести все цепи поближе к плисине, а уже потом своппировать ноги ПЛИС.

[gray.k]

Может ли IOD работать (переназначать цепи) с учетом частично оттрасированных частей? Например, я хочу от разъема сначала подвести все цепи поближе к плисине, а уже потом своппировать ноги ПЛИС.

Не может он этого делать (в IO нельзя передать трассировку). Именно поэтому я и отвечал Вам, что "swap" гораздо удобнее и логичнее выполнять в PCB, чем в IO.

[G_A_S]

Не может он этого делать (в IO нельзя передать трассировку). Именно поэтому я и отвечал Вам, что "swap" гораздо удобнее и логичнее выполнять в PCB, чем в IO.

В общем-то я так и делаю, но IOD полезен для переназначения и добавления вентилей в процессе трассировки. Если нет соответствующего вентиля, то и свап сделать нельзя (для дифпар, например).

Вопрос.
Необходимо синхронизировать привязки цепей в IOD именно по DC/EPCB, а не по PAD-файлу. Можно ли это сделать?

[fill]

В общем-то я так и делаю, но IOD полезен для переназначения и добавления вентилей в процессе трассировки. Если нет соответствующего вентиля, то и свап сделать нельзя (для дифпар, например).

Вопрос.
Необходимо синхронизировать привязки цепей в IOD именно по DC/EPCB, а не по PAD-файлу. Можно ли это сделать?

Пример "в студию", а то непонятно, что у вас там происходит.

[G_A_S]

Проще объяснить!!!
Тем более, что подобный вопрос может возникнуть у кого-то еще.
В PAD-файле есть соответствие сигналов ножкам микросхемы, в схеме тоже есть такое соответствие. Так вот если для определенной ножки микросхемы информация в PAD-файле и в схеме не совпадает, то в IOD не появляется резинка связи. А информацию (ножка микросхемы - цепь) берется именно из PAD-файла. Так вот как сделать так, чтобы эта информация бралась из схемы?

[fill]

Проще объяснить!!!
Тем более, что подобный вопрос может возникнуть у кого-то еще.
В PAD-файле есть соответствие сигналов ножкам микросхемы, в схеме тоже есть такое соответствие. Так вот если для определенной ножки микросхемы информация в PAD-файле и в схеме не совпадает, то в IOD не появляется резинка связи. А информацию (ножка микросхемы - цепь) берется именно из PAD-файла. Так вот как сделать так, чтобы эта информация бралась из схемы?

1. Как сделана схема? На ней символ pcb или функциональный?
2. Почему вдруг имена сигналов поменялись в проекте?

[G_A_S]

1. Как сделана схема? На ней символ pcb или функциональный?
2. Почему вдруг имена сигналов поменялись в проекте?

1. Схема обычная. Была аннотирована в EPCB и сначала проектирование шло с использованием IOD. Но потом я начал менять местами гейты в EPCB и обратно аннотировал в схему.
2. Поменял их я, но не согласовав c IOD.

Проблему решил простым присваиванием цепям определенных ножек микросхемы, согласно схемы и разводки (руками). Теперь между тремя приложениями снова полное соответствие.

[G_A_S]

Как заставить поменяться местами цепям в IOD при их своппировании в EPCB? В результате синхронизации исчезают резинки со своппированных ножек.

[G_A_S]

При импорте из Dc в IOD символы не попадают в сетку. Они становятся не метрическими, а дюймовыми. Явно видно, что если расстояние между пинами было 5 мм, оно становится 5.08 мм, и длина его из 5 превращантся в 5.08. Это происходит, если в импортевы брать файл проекта и ставить галочки на нужных символах. При импорте*.inp файлов все размеры нормальные (но в них нет изменений от обратных аннотаций разводчика).
Как корректно перенести символы из файла проекта? Это важно!

[fill]

1. Схема обычная. Была аннотирована в EPCB и сначала проектирование шло с использованием IOD. Но потом я начал менять местами гейты в EPCB и обратно аннотировал в схему.
2. Поменял их я, но не согласовав c IOD.

Проблему решил простым присваиванием цепям определенных ножек микросхемы, согласно схемы и разводки (руками). Теперь между тремя приложениями снова полное соответствие.

Смотрите - меняю пины и в IOD и в ExpeditionPCB. Гоняю прямую и обратную аннотацию. В проекте с двумя FPGA.

[attachment=17299:attachment]

PS. В текущем релизе IOD есть проблемы с обратной аннотацией из DC\DV в IOD. Видимо наследие того, что тестируют теперь в основном под DxD.

[G_A_S]

Необходимо, чтобы сигнал INT_CS (он глобальный и для него выделена одна ножка на ПЛИС: G11 для 4VSX35) был подключен к любой еще одной ножке. Можно ли это сделать и как?

Сообщение отредактировал G_A_S - Jan 25 2008, 08:46

[fill]

Необходимо, чтобы сигнал INT_CS (он глобальный и для него выделена одна ножка на ПЛИС: G11 для 4VSX35) был подключен к любой еще одной ножке. Можно ли это сделать и как?

Да хоть к 10-ти.[attachment=17401:attachment]

[G_A_S]

Да хоть к 10-ти.[attachment=17401:attachment]

Но одна из ножек конфигурационная, вторая должна быть обычной иошной

[G_A_S]

PS. В текущем релизе IOD есть проблемы с обратной аннотацией из DC\DV в IOD. Видимо наследие того, что тестируют теперь в основном под DxD.

Получается, при использовании DC/DV, я впринципе не могу передать информацию о измененных ножках в IOD? При перестановке ножек в EPCB и обратной аннотации в DC/DV, все происходит, как и должно быть. Но как измененный Схемный элемент сохранить либо в ЦБ, либо в IOD? Или в IOD придется вручную присваивать цепям нужные ножки, информация о которых уже имеется в EPCB и DC/DV? Неужели если использовать DC/DV невозможно нормально работать с IOD?

Сообщение отредактировал G_A_S - Jan 29 2008, 07:16

[fill]

Получается, при использовании DC/DV, я впринципе не могу передать информацию о измененных ножках в IOD? При перестановке ножек в EPCB и обратной аннотации в DC/DV, все происходит, как и должно быть. Но как измененный Схемный элемент сохранить либо в ЦБ, либо в IOD? Или в IOD придется вручную присваивать цепям нужные ножки, информация о которых уже имеется в EPCB и DC/DV? Неужели если использовать DC/DV невозможно нормально работать с IOD?

Я же написал русским языком - проблема в текущем релизе. В предыдущих, обратная аннотация DC->IOD проходила.

[G_A_S]

Я же написал русским языком - проблема в текущем релизе. В предыдущих, обратная аннотация DC->IOD проходила.

Выход только один, переходить на DXD...

[expflash]

Привет честной компании! Помогите разобраться. В схемах DxDesigner сгенерированных IODesigher линии связей на некоторых символах имеют глобальный атрибут, поэтому соединяются с линиями в других иерархических компонентах. Руками править этот атрибут на сотне линий после каждой аннотации нет желания.

Уточнение: лини связей на символах конфигурации и питания.

[fill]

Привет честной компании! Помогите разобраться. В схемах DxDesigner сгенерированных IODesigher линии связей на некоторых символах имеют глобальный атрибут, поэтому соединяются с линиями в других иерархических компонентах. Руками править этот атрибут на сотне линий после каждой аннотации нет желания.

Уточнение: лини связей на символах конфигурации и питания.

Не понятно зачем в ручную что-либо править. Подробнее обьясните что конкретно у вас изменяется при каждой аннотации.
Чтобы отрезки цепи с одинаковым именем объединились на разных уровнях иерархии достаточно добавить имя этой цепи в список глобальных.

[expflash]

В том-то и дело, что мне не нужно чтобы эти линии соединялись. IODesigner, при каждом изменении в FPGA проекте, схематику генерирует заново, а как его заставить генерировать линии связей с нужным атрибутом я не нашел.

Не понятно зачем в ручную что-либо править.

Согласен, менять что-либо руками в сгенерированных файлах неверно идеологически (там и соответствующее предупреждение есть). Но следить за тем, чтобы во всем иерархическом проекте не встречались линии с одинаковыми названиями неверно вдвойне!

[fill]

В том-то и дело, что мне не нужно чтобы эти линии соединялись. IODesigner, при каждом изменении в FPGA проекте, схематику генерирует заново, а как его заставить генерировать линии связей с нужным атрибутом я не нашел.
Согласен, менять что-либо руками в сгенерированных файлах неверно идеологически (там и соответствующее предупреждение есть). Но следить за тем, чтобы во всем иерархическом проекте не встречались линии с одинаковыми названиями неверно вдвойне!

1. Что за атрибут вам нужен?
2. Зачем за этим следить, если у вас два отрезка с одним именем AGND на разных уровнях иерархии, то это будут две разных цепи (если конечно вы не добавили это имя в список глобальных).
Я так и не понял с какими именно цепями у вас проблема. Приведите подробное описание по шагам.

[expflash]

1. Что за атрибут вам нужен?
2. Зачем за этим следить, если у вас два отрезка с одним именем AGND на разных уровнях иерархии, то это будут две разных цепи (если конечно вы не добавили это имя в список глобальных).
Я так и не понял с какими именно цепями у вас проблема. Приведите подробное описание по шагам.

У каждой цепи в свойствах по ПКМ на вкладке "Name" наряду с атрибутами Inverted и Visible есть атрибут Scope, который можно установить либо в Local, либо в Global. В схемах сгенерированных IODesigner цепи, присоединенные к выводам символов питания и конфигурации, имеют этот атрибут глобальным. Поэтому и соединяются с одноименными линиями.

[fill]

У каждой цепи в свойствах по ПКМ на вкладке "Name" наряду с атрибутами Inverted и Visible есть атрибут Scope, который можно установить либо в Local, либо в Global. В схемах сгенерированных IODesigner цепи, присоединенные к выводам символов питания и конфигурации, имеют этот атрибут глобальным. Поэтому и соединяются с одноименными линиями.

IOD>Preferences>Symbol_Generation по умолчанию установлено соединять указанные пины с PCB_signal, т.е. создавать цепи с этими сигналами, при этом у PCB_signal всегда устанавливается scope глобальный.

Scope

I/O Designer generates schematics with the following scope settings.

For pcb nets, the scope is set to global.

For io nets, the scope is set to local.

The scope is preserved by I/O Designer so the user can change the the scope of a net on the schematic and the tool will not overwrite it.

Обратите внимание еще на последнюю фразу. Если в схеме изменить scope на цепи, то в последующем IOD не будет его менять.

В EE2007 больше нет признака local\global scope для Label. Страница 70 [attachment=18151:attachment]

[expflash]

Спасибо! Срочно переходим на ЕЕ2007. Надеюсь старая библиотека будет поддерживаться.

[Irene]

ПРОБУЮ РАЗОБРАТЬСЯ В IOD. ПОМОГИТЕ ПОЖАЛУЙСТА.



Если следовать по пути, описанном на форуме, а именно:
- создать пустой проект в IOD
- набить имена сигналов (раз знаете общее число задейстованных сигналов и цепи в схеме то имена вы тоже можете уже задать)
- сконфигурировал проект под нужный device и указать на заранее созданный пустой проект DC
- присвоить сигналы пинам
- сгенерить через wizard два символа (функциональный и pcb)
- сгенерить схему и символы для DС и PDB
- импортировать в ЦБ PDB и символ pcb
- разместить в схеме DС функциональный символ и к нему подсоединил доп. компоненты
- упаковаТЬ и передал все на плату - разместиТЬ компоненты
- в IOD указаТЬ файл с топологией *.lyt и увидеТЬ текущее размещение
Далее можно делать перестановку (swap) где угодно и в плате (тогда через схему передать изменения в IOD) или в IOD (и наборот передать

из него через схему в плату).

то вроде бы все получается, но возникает ряд вопросов.
1. А если я хочу добавить сигналы после загрузки РСB в IOD, то у меня получается, что проект несинхронизированный, хотя сигналы в

схему добавились, но функциональный символ остался неизмененным, а при попытке изменить функциональный символ, он мне пишет, что

функциональный блок без РСВ символов и схема несинхронизированна.
2. Возможно ли назначить один и тот же сигнал, например ногам питания, если у них разный тип, например VCCO и VCCINT. У меня не

получилось.

3. А если изначально есть схема с ПЛИС и файл ExPCB, с расставленными элементами. Можно ли теперь воспользоваться IOD? При условии,

что и сигналы, и символ были сделаны без использования IOD (HDL файла нет). Я пробовалв, но у меня не получилось.
Я делала так:
-Import PCB Design wizard: выбираю из списка ПЛИС, выбираю соответствующий Device и FINISH.
Но происходит переименование некоторых сигналов, в частности GND на net61 и net62, а сигнал, который шел на VCCO и VCCINT (+3.3V)

сбросился

-Создаю функциональный элемент
-Дальше я попробовала сделать Import Symbol, поставив галочку, что это РСВ
-Указываю файл проекта, и заполняю part number...
-И возникает у конфликт схемы и IOD


КАК СДЕЛАТЬ, ЧТОБЫ IOD, ПОНИМАЛ, ЧТО СХЕМА, И СИМВОЛЫ ОТНОСЯТСЯ ДРУГ К ДРУГУ, что я делаю не так и возможен ли такой способ работы с

IOD? Если да, то как его реализовать.

[fill]

http://www.megratec.ru/forum/1/

[Asb]

Странное поведение IOD 7.2:
При выборе схемы "DesignView / Design Capture [WG2007.1]" тут же получаю сообщение "This application has failed to start because iCDBCAPI.dll was not found. This library is included in EE2007.1 install." Оной dll негде в обозримом пространстве не видно. И где ее искать ?

Уже нашел. В дистрибутиве. Но почему я должен что-то копировать в ручную я не понял!

[fill]

Странное поведение IOD 7.2:
При выборе схемы "DesignView / Design Capture [WG2007.1]" тут же получаю сообщение "This application has failed to start because iCDBCAPI.dll was not found. This library is included in EE2007.1 install." Оной dll негде в обозримом пространстве не видно. И где ее искать ?

Уже нашел. В дистрибутиве. Но почему я должен что-то копировать в ручную я не понял!

У меня она встала сама при инсталляции. Возможно например что у вас был включен антивирус при инсталляции или еще что-нибудь, что привело к неполному выполнению инсталляции.

[Asb]

У меня она встала сама при инсталляции. Возможно например что у вас был включен антивирус при инсталляции или еще что-нибудь, что привело к неполному выполнению инсталляции.

А не подскажите в каком порядке проводилась инсталляция. У меня EE2007,DC2007,IOD7.2 Возможно cтояло начать с IOD?
И еще вопросик в догонку - в какое место иерархии установочных директорий наиболее правильно помещать IOD ? Это я к тому, что скажем Hyperlynx ставится в SDD_HOME, a IOD как-то сбоку.

Ну вот, по ходу дела еще вопрос образовался.
При создании wizard'ом PCB символа из имеющегося функционального получаю кучу сообщений вида "The signal 'xxxx' is placed on the pcb and functional symbol, but both symbols are not hierarchically connected." И что особенно интересно это сообщение формируется не для всех сигналов, размещенных на символе, а только для являющихся элементами шины т.е вида XX<dd>. При этом эти сигналы оказываются на вкладке unplased.
Впрочем часть шин (с дифф сигналами) разместилась нормально. В чем еще разница в упор не вижу. Буду признателен за любую подсказку.

[fill]

А не подскажите в каком порядке проводилась инсталляция. У меня EE2007,DC2007,IOD7.2 Возможно cтояло начать с IOD?
И еще вопросик в догонку - в какое место иерархии установочных директорий наиболее правильно помещать IOD ? Это я к тому, что скажем Hyperlynx ставится в SDD_HOME, a IOD как-то сбоку.

Ну вот, по ходу дела еще вопрос образовался.
При создании wizard'ом PCB символа из имеющегося функционального получаю кучу сообщений вида "The signal 'xxxx' is placed on the pcb and functional symbol, but both symbols are not hierarchically connected." И что особенно интересно это сообщение формируется не для всех сигналов, размещенных на символе, а только для являющихся элементами шины т.е вида XX<dd>. При этом эти сигналы оказываются на вкладке unplased.
Впрочем часть шин (с дифф сигналами) разместилась нормально. В чем еще разница в упор не вижу. Буду признателен за любую подсказку.

1. В таком же.
2. Судя по сообщению имя pcb отличается от функционального. Должно быть соответственно xxx и xxx_pcb.

[Asb]

Судя по сообщению имя pcb отличается от функционального. Должно быть соответственно xxx и xxx_pcb.

С именами все было в порядке. Фишка в следующем: Такое предупреждение появляется если группа сигналов объединена в шину, но на функциональном символе представлена не как bus pin, а как отдельные выводы. Не очень понятно баг это или фича. Я так думаю, что баг. По крайне мере для шин из диф. сигналов это сообщение не возникает.

[Asb]

Очередной вопрос.
У нас исторически на схемах используется шаг выводов 4 мм. И соответственно шаг сетки тоже 4 мм.
При генерации схем из IOD шаг сетки регулярно устанавливается 5 мм. Можно это где-нибудь настроить ? Проблема в том, что хотя символы и генерятся правильно линии связи с иерархическими коннекторами периодически бывают оборваны из-за небольших смещений.
И еще вопрос можно как-то придать читаемый вид схемам формируемым IOD? Т.е. настроить тип и размер шрифта, ктоторым прописываются на схемах net_name и загадочный атрибут типа "8".

[Frederic]

Очередные вопросы по IOD 7.4
1.частный случай Xilinx, в чём лучше создавать файл HDL, руками добавлять цепи, как то нудно.
2.в какам документике хорошо описан синтаксис файла HDL, а то склепал файл руками по аналогии с файлом полученным при экспорте из IOD и теперь IOD не желает его импортировать. показывает ошибки, которыя я никак не могу исправить
3.http://vhdl-manual.narod.ru/ что можно посоветовать для начала ?

P.S. вопросы не горящие, вроде плана на ближайшее будущее

[Vadim]

1. В любом текстовом редакторе. Вообще-то, по замыслу иописателей, Вы должны получить файл у его разработчика.
2. Этих документиков много. Чтоб не мелочиться. можно почитать, например, IEEE Std 1076-2002. Очень увлекательно
3. Для начала чего?

[Frederic]

1. В любом текстовом редакторе. Вообще-то, по замыслу иописателей, Вы должны получить файл у его разработчика.
2. Этих документиков много. Чтоб не мелочиться. можно почитать, например, IEEE Std 1076-2002. Очень увлекательно
3. Для начала чего?

1.получить у разработчика т.е. сам у себя
2.попробуем найти
3.написать файл со списком цепей для импорта в IOD

[Vadim]

1. Круг замкнулся
2. Ну если все настолько серьезно, ищи тогда уж IEEE1076-2008. Новый стандарт, принят недавно Как найдешь, не забудь его здесь выложить
3. Ни фига себе, для импорта файла со списком цепей в отмороженный ИОД ты собрался учить VHDL??? А примера, что я тебе давал, недостаточно?

[Visero]

глупая какая-то ситуация:
не сохраняются любые изменения проекта в *.fpc файле. При сохранении ИОД в консоли бодро пишет, что все в порядке, fpc по заданному пути сохранен (без кириллицы). Но при следующем запуске ИОД и загрузке этого же файла в расстановке пинов каша получается.

[Frederic]

DxD позволяет задать шину в виде DATA[31:0:2]
как задать такую шину в IOD7.4 ?

[Frederic]

заданный выше вопрос повис в воздухе

задам новый, условия те же DxD-IOD7.4

в DxD имеется шина с дифпарами D0+/D0- .......D10+/D10-
в IOD ввод шины из дифпар отличается от DxD

прикладываю три картинки.
вопрос - двигаюсь в правильном направление ???
или это полная чушь и я не смогу делать свор дифпар и просто тупо рисовать 22 проводника в DxD и соответственно 22 в IOD

плиз, как правильно делать (советы выкинуть IOD не принимаются)

Эскизы прикрепленных изображений

 

[Asb]

Не совсем совет (сам использую DC), скорее сочувствие. В IOD 7.4 работа с диф парами явно не доделана. Судя по анонсам в IOD 8.0 должно быть сильно лучше. Однако в паблике его пока нет .

[fill]

Ну например в демо проекте реализовано так

Не совсем совет (сам использую DC), скорее сочувствие. В IOD 7.4 работа с диф парами явно не доделана. Судя по анонсам в IOD 8.0 должно быть сильно лучше. Однако в паблике его пока нет .

[attachment=35651:IOD_8.0.png]

[Frederic]

выводы после бурного обсуждения

1.завтра получу парочку сообщей по аське типа " а я говорил...."
2.получается я должен завести 22 отдельные цепи (D0+ D0- D1+ .... D10-) в DxD и соответственно 11 в IOD, т.к. из одного сигнала IOD делает _P и _N, но на функциональном элементе IOD будет те же 22 ноги.
3.про шины забыть.
4.забыть про своп тоже, все делать руками в DxD (переименовывать цепи)
5.что я еще забыл ?

[Vadim]

Кошмар. Вместо того, чтобы ездить на машине, люди предпочитают недоделанные костыли и с нетерпением ожидают, когда же, наконец, костыли доделают.

[timon_by]

Кошмар. Вместо того, чтобы ездить на машине, люди предпочитают недоделанные костыли и с нетерпением ожидают, когда же, наконец, костыли доделают.

В DC все намного плачевнее с IOD (постоянное коверкание символа со всеми вытекающими ошибками и предупреждениями при компиляции), поэтому редактирование выводов ПЛИС делается руками.

[Frederic]

все, доигрался с проектом в IOD
удалил шину дифпар, сигнал D0 ввел, а с D1 до D16 не могу ввести. типа он есть (откуда ???)
просмотрел файл - нет таких сигналов, только номера выводов мелкосхемы
на новом проекте (с другим корпусом) выяснил, имя сигнала не должно совпадать и вывода мелкосхемы.

облазил все менюшки - не нашел что нажать

кажется нельзя создать сигнал с именем совпадающис с номером вывода, но это ограничение в help не нашел.
не логично, отдельно создать нельзя, а в шине возможно !!!!

[Vadim]

В DC все намного плачевнее с IOD (постоянное коверкание символа со всеми вытекающими ошибками и предупреждениями при компиляции), поэтому редактирование выводов ПЛИС делается руками.

DC тут не при чем Костыль, причем недоделанный - это IOD. А Dx - это не костыль, это схемный редактор, хоть и не доделанный Имхо.

[Asb]

Кошмар. Вместо того, чтобы ездить на машине...

Э-э-э, а как выглядит машина в Вашем понимании ?

[Vadim]

Схемный редактор, редактор плат, голова, руки, скрипты и командные файлы.

[fill]

выводы после бурного обсуждения

1.завтра получу парочку сообщей по аське типа " а я говорил...."
2.получается я должен завести 22 отдельные цепи (D0+ D0- D1+ .... D10-) в DxD и соответственно 11 в IOD, т.к. из одного сигнала IOD делает _P и _N, но на функциональном элементе IOD будет те же 22 ноги.
3.про шины забыть.
4.забыть про своп тоже, все делать руками в DxD (переименовывать цепи)
5.что я еще забыл ?

Создал простой проект - две FPGA.
Внутри в каждой по шине с диф. парами. 22 сигнала.
На верхнем уровне схемы два функциональных символа сгенеренных IOD.
Под ними подсхемы сгенеренные IOD.
Делал перестановки как BGA на плате, так и пинов в IOD.
Часть выполненного записал в видео http://megratec.ru/data/ftp/exp_movie/new/...OD_Exp_2BGA.avi
Запись сделана в реальном времени - ничего не редактировал.
Могу хоть 100 раз проделать все показанное в разных комбинациях.
Шины есть. Перестановки работают. Все синхронизируется.
Ну и где проблема?