Инженер-разработчик (Front-end Engineer ASIC/FPGA), СПб Опции

[Kopart]

Подробнее резюме и CV на английском по запросу в ПМ или на адрес nios СИМВОЛ list_ru

Телефон 7(905)266-2335

Опыт:
– 4х летний опыт работы с FPGA (ПЛИС) разработки + системная верификация проекта
– Разработка проектов на RTL и поведенческом уровне
– Оптимизация проекта для последующей реализации в ASIC (СБИС)

Навыки:

– HDL: Verilog(+PLI), VHDL

– EDA Tools для FPGA: FPGA Advantage, Sinplify Pro, ModelSim,
Altera QuartusII, Xilinx ISE, Actel Designer, схема - PCAD
– EDA Tools для ASIC: Cadence Encounter, RTL Compiler, Sinplify ASIC

– ПЛИС: Xillinx Virtex 5, Virtex II, Actel ProASIC+, Atera Stratix
– Разработанные интерфейсы: PCI Express x8(target), PCI (CompactPCI), RS 232/485, UART, Высокоскоростные внутренние интерфейсы (доступ к внутренней памяти, внутренним блока/контроллерам)
– Языки программирования: C++
– ОС: MS WINDOWS, LINUX

– Язык: Английский (технический (без словаря) + разговорный)

Образование:
2007 г СПб Государственный Политехнический Университет, Радиофизический Факультет, Кафедра Радиотехники и телекоммуникаций. Степень Магистра.
Тема магистерской диссертации «Аппаратная оптимизация алгоритма рекуррентного деления SRT Radix-4 при полном соответствии стандарта IEEE 754»



Выполненные работы

• Разработка контроллера PCI Express x8 (Completer). Обеспечивает пиковую пропускную способность: запись – 110Мбайт/с, чтение – 10Мбайт/с.


• (Работа по контракту) Разработка RTL блока предикции 4х4 в составе кодека Intra стандарта H.264 (MPEG-4 Part 10/AVC)

• Аппаратный блок деления и извлечения квадратного корня для операндов двойной точности в формате с плавающей точкой. Реализован по адаптированному рекуррентному алгоритму деления SRT Radix-4. Используется в составе IP-ядра аналога сопроцессора VFP9 (архитектура ARM10). Ядро разработано для FPGA и ASIC. Системная верификация с использование библиотеки на С (Verilog + PLI)

• Разработка GDS для IP-ядра VFP9. В пакете Cadence Encounter для технологии TSMC 0.18

• Модуль управления лучом по интерфейсу CompactPCI для системы АФАР (Активная фазированная антенная решетка). Модуль, в режиме реального времени управляет ~1200 приемо-передатчиками. (Эксплуатируется в составе БРЛС на прототипе самолета МиГ-35. Выставка в Женеве 2007)

• Устройство сбора данных по протоколу RS232
• Коммуникационный контроллер (UART)