Фронты тактового сигнала..., Будет ли работать корректно? Опции

[Politeh]

Дорбый день!

Прошу совета по поводу формы фронтов тактового сигнала.
Сигнал идёт от ЦП к ПЛИС к основной тактовый для работы ПЛИС. Пример на рисунке.
Будет ли работать корректно ПЛИС с таким клоком? Частота тактового сигнала - 100 МГц.
Зелёный - передатчик(ЦП), красный - приёмник(ПЛИС).

Последовательно на обоих концах поствавил резисторы для уменьшения выбросов, но для провалов фронтов это не помогает. Помогает только уменьшение длины линии, а уменьшить длину нет возможности.
Может нужно ставить повторитель?

Спасибо.

Эскизы прикрепленных изображений

 

[atlantic]

Дорбый день!

Прошу совета по поводу формы фронтов тактового сигнала.
Сигнал идёт от ЦП к ПЛИС к основной тактовый для работы ПЛИС. Пример на рисунке.
Будет ли работать корректно ПЛИС с таким клоком? Частота тактового сигнала - 100 МГц.
Зелёный - передатчик(ЦП), красный - приёмник(ПЛИС).

Последовательно на обоих концах поствавил резисторы для уменьшения выбросов, но для провалов фронтов это не помогает. Помогает только уменьшение длины линии, а уменьшить длину нет возможности.
Может нужно ставить повторитель?

Спасибо.

если ставить то CLK Driver(возможно дифференциальный), а один резистор вроде лишний(возле load).

p.s. Странная архитектура CLK у вас , обычно делают:
OSC-> FPGA(PLL,DLL)->[CLK Driver(опционально)] -> все остальное ->обратная связь->FPGA

[LeonY]

Для atlantic: тактовые цепочки CPU -> FPGA используются довольно часто, например в TI DSP для синхронизации циклов шин. Так что ничего странного в архитектуре CLK я не усматриваю.

Теперь по сути вопроса: картинка, конечно паршивая и неизвестно как поведет себя FPGA при таком CLK. Первое, что могу посоветовать, это убрать последовательный резистор на стороне LOAD и оставить только на стороне DRIVE. Вообще впервые слышу о такой конфигурации. Кстати, а каково значение резистора?

Вторая возможность: запустить, например, HyperLynx в режиме LineSim (а лучше BoardSim) и проверить поведение CLK на модели - может поможет изменение ширины дорожки, LayerStack, величина последовательного резистора и т.д. Естественно надо использовать правильные IBIS модели для DRIVE и LOAD.

Можно поиграться с резисторами/конденсаторами на стороне LOAD, но это уже шаманство, хотя как Short Term solution часто работает.

Ну в худшем случае поставить CLK driver чтобы уменьшить длину дорожки (хотя часто это довольно муторно - плату надо резать, корпус навесу паять, проводки тянуть - все это увеличивает количество точек неоднородностей и, соответсвенно, результат не очень предсказуем)

[Politeh]

Процессор TMS320DM643.

(ПЛИС)Spartan-3, две SDRAM(Micron) и Flash(Atmel) сидят на EMIF этого процессора.
Для тактирования шины EMIF используется отдельный клок, а этот, выше рассматриваемый клок, используется именно как основной клок для ПЛИС.

В HyperLynx это всё и моделирую с соответсвующими IBIS моделями.
Резистор последовательный у LOAD убрал, и в общем-то немного лучше. Ширину дорожки менял и пробовал делать согласование с резисторами, но всё равно провал остаётся. Помогает только уменьшение длины линии.

Думаю, что без повторителя здесь не обойтись.

Посоветуйте какой лучше поставить повторитель(в смысле доступности среди известных поставщиков в России) и какие могут быть проблемы?
Что значит "резать плату"? Это же пока моделирование и проектирование.

[Uree]

Вообще-то странно - если согласовать линию, то фронт должен быть вполне нормальным. Ну не 50см же у Вас ее длина?
Кстати да - приведите длину линии, и стэк слоев, тогда легче прикидывать будет.
Ну а в общем, при моделировании техасовские процы не отличаются качественными сигналами на выходах, есть такое. Поэтому может действительно придется ставить какой-нибудт драйвер по выходу.

[atlantic]

Процессор TMS320DM643.

(ПЛИС)Spartan-3, две SDRAM(Micron) и Flash(Atmel) сидят на EMIF этого процессора.
Для тактирования шины EMIF используется отдельный клок, а этот, выше рассматриваемый клок, используется именно как основной клок для ПЛИС.

В HyperLynx это всё и моделирую с соответсвующими IBIS моделями.
Резистор последовательный у LOAD убрал, и в общем-то немного лучше. Ширину дорожки менял и пробовал делать согласование с резисторами, но всё равно провал остаётся. Помогает только уменьшение длины линии.

Думаю, что без повторителя здесь не обойтись.

Посоветуйте какой лучше поставить повторитель(в смысле доступности среди известных поставщиков в России) и какие могут быть проблемы?
Что значит "резать плату"? Это же пока моделирование и проектирование.

Проблема может быть из за вносимой задержки CLK driver'a,
а если ставить драйвер то можно и от TI, там выбор есть.

Так у вас ECLKIN приходит с FPGA?

вообще есть app note
Interfacing Xilinx FPGAs to TI DSP Platforms Using the EMIF
там расписаны задержки итп. хотя наверно вы уже это читали.

[Politeh]

Вообще-то странно - если согласовать линию, то фронт должен быть вполне нормальным. Ну не 50см же у Вас ее длина?
Кстати да - приведите длину линии, и стэк слоев, тогда легче прикидывать будет.
Ну а в общем, при моделировании техасовские процы не отличаются качественными сигналами на выходах, есть такое. Поэтому может действительно придется ставить какой-нибудт драйвер по выходу.

Длина линии 95 мм.

Стэк на рисунке.

Проблема может быть из за вносимой задержки CLK driver'a,
а если ставить драйвер то можно и от TI, там выбор есть.

Так у вас ECLKIN приходит с FPGA?

вообще есть app note
Interfacing Xilinx FPGAs to TI DSP Platforms Using the EMIF
там расписаны задержки итп. хотя наверно вы уже это читали.

Нет, все клоки(синхронизация EMIF и основной клок) идут от процессора к ПЛИС.
Упомянутый вами документ так же смотрел.

Эскизы прикрепленных изображений

 

[atlantic]

Длина линии 95 мм.

Стэк на рисунке.
Нет, все клоки(синхронизация EMIF и основной клок) идут от процессора к ПЛИС.
Упомянутый вами документ так же смотрел.

по идее на такую длину не надо никакого clk драйвера, вполне последовательного резистора(~22 Om) должно хватить(и то можно наверно без него).

[Politeh]

по идее на такую длину не надо никакого clk драйвера, вполне последовательного резистора(~22 Om) должно хватить(и то можно наверно без него).

Без резистора слишком большой всплеск на принимающей стороне до 4.4 В. Конечно может это и не смертельно, но всё таки так сигналы красивее и соответсвенно без всплесков и помехи будут меньше наводиться.

[Rex]

Может есть смысл пустить дорожку по внутреннему слою, между полигонами земли\питания (полагаю, это 3-ий проводящий сверху).
Или может что-то рядом кростоки наводит, тогда нужно увеличить расстояние до соседних трасс.
Если толщина слоев варьируема, то можно попробовать уменьшить толщину диэлектрика между слоем с клоком и земельным полигоном.

[Ковылин_Констант...]

На картинке 100мгц изображено. Примерно 5 клеток период. Максимальная частота, с которой работает в этом спартане входной буфер максимально поддерживает где-то 600мгц. Те период минимальный одна клетка.

Теперь смотрим время нарастания сигнала - оно похоже на RC поцесс с временем тау около полклетки. Отсюда вывод, что ничего плохого от такого фронта не случится - клок не сможет два раза переключиться за время нарастания сигнала.

При добавлении последовательных резисторов в цепь увеличивается импеданс и как следствие увеличивает подверженность электростатическим наводкам на достаточно длинную линию. Например ссоседних проводников.

Думаю правильнее оставить два равных резистора и подобрать им минимальный номинал по картинке осциллографа. Осиллограф у вас так хорошо показывает в периодическом режиме?

Ещё длинная линия может сказаться например при близко работающем мобильнике. А у вас как раз получается длина близко к четверти волны мобильных...

[Uree]

...клок не сможет два раза переключиться за время нарастания сигнала.

Переключиться-то не сможет а вот сгореть... не знаю. У нас МАКСы от Альтеры сгорали когда длительность фронта клока была больше допустимой по даташиту

При добавлении последовательных резисторов в цепь увеличивается импеданс и как следствие увеличивает подверженность электростатическим наводкам на достаточно длинную линию. Например ссоседних проводников.

Моделить и еще раз моделить - завал фронта не есть следствие кросталлка. Да и длина линии не большая. В материнках с ДДР2 памятью длины соизмеримы, а вот частоты нет...

Думаю правильнее оставить два равных резистора и подобрать им минимальный номинал по картинке осциллографа. Осиллограф у вас так хорошо показывает в периодическом режиме?

Никакого смысла оставлять два резистора нет(опять же моделить И это не осцилл, это именно программа моделирования(там же на картинке так и написано - Hyperlynx 7.7:)

Ещё длинная линия может сказаться например при близко работающем мобильнике. А у вас как раз получается длина близко к четверти волны мобильных...

А какая длина волны на плате для 900МГц? Как-то она с диэл. проницаемостью материала связана... И это не промоделишь Только натурные испытания нужны.

В данном случае похоже все-таки именно характеристика драйвера сказывается, слабенький он что-ли... Есть мысль - попробуйте уменьшить емкостную составляющую дорожки. Положить ее например на топе, а в плэйнах под ней сделать вырез на один-два слоя вглубь и только на 3-4м слое референсную землю, т.е. фактически увеличить межслойный зазор. Емкость уменьшится, фронт должен стать менее заваленым. Правда для сохранения импеданса придется увеличивать ширину трассы(одлновременно с увеличением емкости к земле, но тут имхо лучше поиграться послед. резистором в цепи. Лучше она будет поуже а согласование резистором подтянуть.

[bsp]

Вообще-то по этой теме есть учебники...
Теперь по сути. Заявлена частота 100 МГц. Значит период 10 нсек. На осциллограмме они занимают 5 делений, т.е. 2нсек на деление. Длительность фронтов примерно в 10 раз меньше деления. Значит длительность фронта около 0.2 нсек. И тепер забудьте про частоту!!! Важна длительность фронта. Длина линии заявлена почти 10 см. При соединении точка - точка ( это лучший случай ) задержка сигнала на обычной печатной плате будет приблизительно 0.5 нсек. Все, у Вас длинная линия, т.к. длительность фронта меньше времени распространения, а не больше хотя-бы в 4 раза.
Вывод первый - согласование обязательно.
Далее. При передаче тактовой частоты использование последовательных резисторов крайне скользкий путь - легко получить немонотонные фронты сигнала.
Вывод второй - применить обычное согласование у приемника сигнала, например резисторный делитель на питание и землю. Если не намудрить с номиналами, то дает прекрасные результаты.

Все вышесказанное проверялось на практике, например при согласовании тактовых сигналов с фронтами порядка 0.3 нсек.

[Politeh]

Согласен с BSP. Я тоже много ковырялся в книгах, и дело именно в крутизне фронта, а не в частоте. Извиняюсь за не правильно сформулированный вопрос. Согласование с подтяжкой резисторов не пробовал, буду моделировать.

Спасибо всем за советы.

[Politeh]

Ещё вопрос.

Какие могут быть проблемы при использовании одного генератора тактовых импульсов для ПЛИС и ЦП с использованием распределителся тактовых сигналов? Тогда не нужно будет вести длинную линию от ЦП к ПЛИС в качестве источника тактового сигнала.