Altera USB программатор дайте схему Опции

[_Ivan_33]

поделитесь пожалуйста схемой программатора ALtera под USB, а то лпт сожжен...
и платки тестовой какой-нить под epm7128 ни у кого не находилось???

[SM]

поделитесь пожалуйста схемой программатора ALtera под USB, а то лпт сожжен...
и платки тестовой какой-нить под epm7128 ни у кого не находилось???

там. Аж три вида. http://www.ixo.de/info/usb_jtag/
Касаемо тестовой платки - так нет смысла в ней. ПЛИСине хватит всего лишь питания и клока, чтобы что-то мочь сделать.

[BSACPLD]

поделитесь пожалуйста схемой программатора ALtera под USB, а то лпт сожжен...
и платки тестовой какой-нить под epm7128 ни у кого не находилось???

Вот еще мой вариант программатора:
http://www.mcu-cpld.narod.ru/Altera/USB-blaster.html

[RYury]

поделитесь пожалуйста схемой программатора ALtera под USB, а то лпт сожжен...
и платки тестовой какой-нить под epm7128 ни у кого не находилось???

Вот еще подборка, когда-то сам собирал - схема, заливка в epm и ftdi.

Прикрепленные файлы

 usb_blaster.rar ( 47.9 килобайт ) Кол-во скачиваний: 747

 

[studert]

Вот еще подборка, когда-то сам собирал - схема, заливка в epm и ftdi.

Хочу повторить. Правильно ли я понял, что прошивка altera.ept прошивается в еепромку с помощью какой-то фтдишной утилиты? Что-то с маху на их сайте не нашел описание сего процесса, подскажите что и как делается.

[RYury]

Правильно ли я понял, что прошивка altera.ept прошивается в еепромку с помощью какой-то фтдишной утилиты?

altera.ept шьется в ftdi микросхему c помощью программы MProg. Драйвера и MProg для ftdi можно взять на www.efo.ru
Драйвера - ftp://ftp.efo.ru/pub/ftdichip/Drivers/com...M%202.02.04.exe
Утилита - ftp://ftp.efo.ru/pub/ftdichip/Utils/MProg3.5.zip

В Altera (max3064 или max7064 или другие) шьется проект из папки cpld или переработанный des00 в одноименном каталоге.

[studert]

altera.ept шьется в ftdi микросхему c помощью программы MProg. Драйвера и MProg для ftdi можно взять на www.efo.ru
Драйвера - ftp://ftp.efo.ru/pub/ftdichip/Drivers/com...M%202.02.04.exe
Утилита - ftp://ftp.efo.ru/pub/ftdichip/Utils/MProg3.5.zip

В Altera (max3064 или max7064 или другие) шьется проект из папки cpld или переработанный des00 в одноименном каталоге.

Спасибо. Вроде теперь все стало понятно, как сделают плату попробую повторить.

[Waldemarius]

Может оффтоп. А схемку USB-программатора для Xilinx никто не встречал? Ссылочкой не поделитесь?

Сообщение отредактировал Waldemarius - Mar 11 2009, 10:02

[maugli]

Может оффтоп. А схемку USB-программатора для Xilinx никто не встречал? Ссылочкой не поделитесь?

Сделал товарищ АДИКМ есть гербера . Смотри USB-to-JTAG шнурок для XILINX

[studert]

Вот еще подборка, когда-то сам собирал - схема, заливка в epm и ftdi.

Собрал устройство по схеме из архива (упразднив SN65220 и раскидав ножки плис в другом порядке, для удобства разводки), но работает только jtag режим, пробовал обе прошивки. Это ограничение данного проекта или я что-то сделал не так? В режиме Active serial пишет Error: Can't recognize silicon ID for device 1. Ниже прилагаю схему и архив всего пректа для Altium designer, может еще кому пригодится.

Эскизы прикрепленных изображений

 

Прикрепленные файлы

 usbblast.rar ( 91.84 килобайт ) Кол-во скачиваний: 196

 

[RYury]

to Studert

должен работать AS режим. На схеме(картинка) не видно - куда подключены остальные пмны кроме jtag.
Вот назначения всех пинов (взято из верилог кода des00):

input wire B_TDO; // JTAG input: TDO, AS/PS input: CONF_DONE
input wire B_ASDO; // AS input: DATAOUT, PS input: nSTATUS
output logic B_TCK; // JTAG output: TCK to chain, AS/PS DCLK
output logic B_TMS; // JTAG output: TMS to chain, AS/PS nCONFIG
output logic B_NCE; // AS output: nCE
output logic B_NCS; // AS output: nCS
output logic B_TDI; // JTAG output: TDI to chain, AS: ASDI, PS: DATA0
output logic B_OE; // LED output/output driver enable

И кусок схемы

Эскизы прикрепленных изображений

 

[studert]

Да действительно не распаял дополнительные сигналы, в схеме они не были обозначены, а в файл проекта как-то не глянул. Давно уже хотел собрать, все никак не попадалась хорошая схема. Спасибо RYury.

[призрак]

Попробовал откомпилить файл из des00
получил :
Error: Design requires 8 output enable signals, but the device can contain only 6 output enable signals
Error: Can't find fit
Error: Quartus II Fitter was unsuccessful. 2 errors, 0 warnings
Error: Quartus II Full Compilation was unsuccessful. 4 errors, 1 warning

[RYury]

Error: Design requires 8 output enable signals, but the device can contain only 6 output enable signals

проект умещается в чипы начиная от max3064, крисстал верно выбрали?

[призрак]

Да, точно такой же какой заложен в файле, там есть описание..
Но, кстати, если смотреть по ножкам, то не все указаны..

И такой вопрос - если я буду использовать FT245R - это повлияет на файл прошивки?

И влияет - с какой организацией будет память?? можно ли FRAM использовать?

[kanzler]

Попробовал откомпилить файл из des00
получил :
Error: Design requires 8 output enable signals, but the device can contain only 6 output enable signals
Error: Can't find fit
Error: Quartus II Fitter was unsuccessful. 2 errors, 0 warnings
Error: Quartus II Full Compilation was unsuccessful. 4 errors, 1 warning

У меня тоже такая же ошибка вываливается :-(

[RYury]

И такой вопрос - если я буду использовать FT245К - это повлияет на файл прошивки?

Наверное имелось ввиду FT245R. Файл прошивки тот же и для FT245BM и для FT245R.

PS: Попробовал скомпилить, для этого скачал usb_blaster.rar, в папке des00 выбрал файл mjtag_logic.v, выбрал чип EPM3064ATC44-10, в Settings установил галку SystemVerilog-2005. Компиляция (Quartus90_SP1) прошла успешно.

[призрак]

Для 7064 выдала :
Error: Design requires 8 output enable signals, but the device can contain only 6 output enable signals
Error: Can't find fit
Error: Quartus II Fitter was unsuccessful. 2 errors, 0 warnings
Error: Peak virtual memory: 163 megabytes
Error: Processing ended: Fri May 29 16:00:10 2009
Error: Elapsed time: 00:00:03
Error: Total CPU time (on all processors): 00:00:01
Error: Quartus II Full Compilation was unsuccessful. 4 errors, 1 warning

Заменил как ты писал на EPM3064ATC44-10 и поставил галку, выдала следующее:

Error: I/O standard TTL is not supported for selected device family
Error: Quartus II Fitter was unsuccessful. 1 error, 0 warnings
Error: Peak virtual memory: 162 megabytes
Error: Processing ended: Fri May 29 16:02:39 2009
Error: Elapsed time: 00:00:03
Error: Total CPU time (on all processors): 00:00:01
Error: Quartus II Full Compilation was unsuccessful. 3 errors, 1 warning

Теперь по ножкам - в тексте :
CLK : IN STD_LOGIC; -- external 24/25 MHz oscillator
nRXF : IN STD_LOGIC; -- FT245BM nRXF
nTXE : IN STD_LOGIC; -- FT245BM nTXE
B_TDO : IN STD_LOGIC; -- JTAG input: TDO, AS/PS input: CONF_DONE
B_ASDO : IN STD_LOGIC; -- AS input: DATAOUT, PS input: nSTATUS
B_TCK : BUFFER STD_LOGIC; -- JTAG output: TCK to chain, AS/PS DCLK
B_TMS : BUFFER STD_LOGIC; -- JTAG output: TMS to chain, AS/PS nCONFIG
B_NCE : BUFFER STD_LOGIC; -- AS output: nCE
B_NCS : BUFFER STD_LOGIC; -- AS output: nCS
B_TDI : BUFFER STD_LOGIC; -- JTAG output: TDI to chain, AS: ASDI, PS: DATA0
B_OE : BUFFER STD_LOGIC; -- LED output/output driver enable
nRD : OUT STD_LOGIC; -- FT245BM nRD
WR : OUT STD_LOGIC; -- FT245BM WR
D : INOUT STD_LOGIC_VECTOR(7 downto 0) -- FT245BM D[7..0]

Как то со схемой не стыкуется(

[RYury]

вы не из той папки берете файл. Возьмите из папки des00 файл mjtag_logic.v (язык SystemVerilog). Этот файл компилится нормально. Хотя и файл jtag_logic.vhd (язык VHDL) из папки cpld компилится нормально начиная с семейства MAXII, я думаю что это глюки квартусовского VHDL компилятора, т.к. файл mjtag_logic.v это переработанный des`ом исходный файл jtag_logic.vhd, за что ему спасибо.

Теперь по ножкам - в тексте : ...

всё там правильно, дополнительные ноги для режимов AS mode и PS mode, а не только для JTAG.

Как то со схемой не стыкуется...

в схеме нарисован только JTAG, а если хочется AS mode и PS mode необходимо подключить соответствующие сигналы на разъем. Кусок схемы подключения приведен в этой теме в предыдущих постах, пролистайте назад и увидите.

[rv3dll(lex)]

а как нибудь попроще можно. чтобы спаять, прошить и заработало?

[RYury]

а как нибудь попроще можно. чтобы спаять, прошить и заработало?

единственное -> jtag для целевой платы c 3.3V(5V) уровнями, для меньших напряжений необходимо ставить преобразователи уровней

Прикрепленные файлы

 altera_usb_blaster.rar ( 365.69 килобайт ) Кол-во скачиваний: 386

 

[des00]

вы не из той папки берете файл. Возьмите из папки des00 файл mjtag_logic.v (язык SystemVerilog). Этот файл компилится нормально. Хотя и файл jtag_logic.vhd (язык VHDL) из папки cpld компилится нормально начиная с семейства MAXII, я думаю что это глюки квартусовского VHDL компилятора, т.к. файл mjtag_logic.v это переработанный des`ом исходный файл jtag_logic.vhd, за что ему спасибо.

Не помню выкладывал или нет, при переписке я допустил косяк в одном триггере, косяк возникал при работе в режиме дрыгания ногами житага "вручную". выяснилось это только при создании собственного программатора для AVR на основе бластера ) В атаче нужный файл.

Прикрепленные файлы

 mjtag_logic.v ( 7.57 килобайт ) Кол-во скачиваний: 319

 

[IEC]

Просматривал ebay.com и нашел еще одну схему usb_blastera altera.

http://www.iiic.hk.cn/ebay/USBBlaster.pdf

[AlexKooper]

Стараюсь повторить схемы, возникли пара вопросов.

1. в разных источниках указаны разные кварцы, 24 - 48 - 60МГц. Чем определяется? Под рукой есть резонатор 24.576 и генератор 60. Ещё подмывает поэкспериментировать с некварцованным генератором внутри плис на трёх закольцованных инверторах с задержкой. Но для этого надо понять роль сигнала clk и требования к нему.
2.два триггера после входа клока просто делят на 4 входной сигнал? Получается 15МГц про 60 входных. Схема строго на 60 или на 48 такая же? Просто на готовой плате генератора нет, но есть отвод от 6МГц кварца, если умножить - получится 12... Сколько в этой схеме допустимый нижний предел?

Разобрал альтеровский оригинал - там 24 стоит



Сообщение отредактировал AlexKooper - Jul 10 2009, 06:31

[misyachniy]

Стараюсь повторить схемы, возникли пара вопросов.

1. в разных источниках указаны разные кварцы, 24 - 48 - 60МГц. Чем определяется? Под рукой есть резонатор 24.576 и генератор 60. Ещё подмывает поэкспериментировать с некварцованным генератором внутри плис на трёх закольцованных инверторах с задержкой. Но для этого надо понять роль сигнала clk и требования к нему.
2.два триггера после входа клока просто делят на 4 входной сигнал? Получается 15МГц про 60 входных. Схема строго на 60 или на 48 такая же? Просто на готовой плате генератора нет, но есть отвод от 6МГц кварца, если умножить - получится 12... Сколько в этой схеме допустимый нижний предел?

Разобрал альтеровский оригинал - там 24 стоит

Есть ограничение по тактовой "сверху".
Мост USB имеет требования по длительности сигналов управления и пауз между ними.
Схема полностью синхронная и можно тактировать с любой малой частотой.

Я с кварца моста USB (6 мГц)заводил.

[RYury]

1. в разных источниках указаны разные кварцы, 24 - 48 - 60МГц. Чем определяется?

Определяется тем, что имеем под рукой. Был генератор на 60МГц, поделил на 2 - схема не работает, поделил еще на 2 (15МГц) - работает, так и оставил.

[AlexKooper]

ОК, схема с 6МГц заработала. Плата от misyachniy, прошивка от altera_usb_blaster.rar переработанная (переназначены пины и убран делитель на триггерах чтоб работало от 6МГц)

epm3064atc100 читается/программируется.
циклон 3 пока боюсь пробовать, слишком дорогая опытная плата

Прошивка от misyachniy не работала не знаю почему, симптомы совпадают с описанными на сайте http://misyachniy.embedders.org/usbblaster/usbblaster.html : "Quartus при вызове программатора стал долго думать."
"Quartus 4.2 признал как родной и дает нажать клавишу программировать"

[Reanimator++]

http://www.speccyland.net/forum/viewtopic.php?f=13&t=9

квартусом признается как родной, проверялось на епмках и циклонах2.

[_Anatoliy]

единственное -> jtag для целевой платы c 3.3V(5V) уровнями, для меньших напряжений необходимо ставить преобразователи уровней

А команду верификации он поддерживает?

[RYury]

А команду верификации он поддерживает?

галка Verify тоже работает

[_Anatoliy]

галка Verify тоже работает

o'k!

[antti]

А команду верификации он поддерживает?

quartus usnajot OK
a yesli Actel SVF v JAM to
quartus_jli is mozhno Actel FPGA sachit
A3P060 - programmint time: 1 min 15 sek

a swojei programmoi AT45DB161D pishu
blank check: 3 sek
read: 17 sek
program/erase: 1 min 7 sek

konecho ispolsavat actel chtob delat usb blaster
ah, AT45DB161 sachju dlja togo schtob s Silicon Blue FPGA rabotat
ich rodnaja programma ni kak ne rabotaet

Antti

Эскизы прикрепленных изображений

 

[Larionov]

Нарыл на просторах инета ещё одну схемку altera usb blaster, на PIC18F2550 контроллере.
Исходники и готовая прошивка для пика на сайте автора:
http://sa89a.net/mp.cgi/ele/ub.htm
Вроде даже lattice умеет шить.
Правда сайт на японском

[dm.urievich]

Собрал эту штуку, отлично работает.
Вот статья по его сборке
http://we.easyelectronics.ru/plis/usb-blaster.html