QDR II SRAM Controller, QDR II SRAM Controller Quartus II Опции

[Albert37]

Мы пытались программировать QDRII SRAM controller на Stratix II, а на Stratix III - мегафункцию Altmemphy.
При этом оказалось, что и в том и другом случае ширина локальной шины данных должна составлять 36х2 (или 36х4) бита. Наша же задача состоит в записи массива данных с шириной 32 разряда.
Может быть Вы подскажете каким образом нам выйти из этой ситуации. Выбранная микросхема ЗУ CY7C1515 соответствует требованиям нашей задачи, ПЛИС также обеспечивает требуемое быстродействие (по документации).
В принципе мы могли бы входные данные подать на вход микросхемы ЗУ, но формирователь тактового сигнала и адресный счетчик мы должны разместить в ПЛИС. Кроме того, наши входные сигналы (с АЦП) – LVDS, а входные сигналы для ЗУ HSTL, т.е. нам необходимо согласование уровней. Эту задачу проще всего решить с помощью ПЛИС.

[DmitryR]

Так в чем сложность-то? Внутри ПЛИС посадите неиспользуемые выводы шины данных контроллера на землю и все (выводы микросхемы я бы бросать не стал, мало ли они там для конфигурации или калибровки используются).

[torik]

Наверное имеется ввиду, что из шины 36 получается шина 72 или 144?
Тогда поставить FIFO с разной входной/выходной шиной. Не?

[des00]

При этом оказалось, что и в том и другом случае ширина локальной шины данных должна составлять 36х2 (или 36х4) бита. Наша же задача состоит в записи массива данных с шириной 32 разряда.
Может быть Вы подскажете каким образом нам выйти из этой ситуации. Выбранная микросхема ЗУ CY7C1515 соответствует требованиям нашей задачи, ПЛИС также обеспечивает требуемое быстродействие (по документации).

не зря же делают кратность 36 бит, добавте кодирование с исправлением ошибок %)

можно будет пальцы лишний раз погнуть %)