GCLK как user IO pin, Spartan 3E (XC3S250E) / Xilinx ISE 10.1 Опции

[Yurik32]

Доброго времени суток.
Столкнулся с такой проблемой. Есть FPGA Spartan 3E (XC3S250E) к которому заведена двухнапрямленая 8 бит шина данных.

D0 - P32(GCLK12)
D1 - P33(GCLK13)
D2 - P34(IO)
D3 - P35(GCLK14)
D4 - P36(GCLK15)
D5 - P38(GCLK0)
D6 - P40(GCLK2)
D7 - P41(GCLK3)

Проект Синтез проходит а вот Implement Design: MAP завершается ошибкой

ERROR:Pack:1107 - Unable to combine the following symbols into a single IOB
component:
TBUF symbol "DataBus_5_OBUFT" (Control Signal =
DataBus_Data_Out_not0000_inv)
PAD symbol "DataBus<5>" (Pad Signal = DataBus<5>)
An IO component of type IOB was chosen because the IO contains symbols and/or
properties consistent with output or bi-directional usage and contains no
other symbols or properties that require a more specific IO component type.
Each of the following constraints specifies an illegal physical site for a
component of type IOB:
Symbol "DataBus<5>" (LOC=P38 [Physical Site Type = DIFFMI])
The component type is determined by the types of logic and the properties and
configuration of the logic it contains. Please double check that the types of
logic elements and all of their relevant properties and configuration options
are compatible with the physical site type of the constraint.
Please correct the constraints accordingly.

Насколько я понимаю то проблема именно в том, что шина заведена на GCLKn. Google сказал что для Spartan 2 такой тип вывода может работать только на вход (при использовании IBUF). А вот конкретно для XC3S250E такой информации в даташити не нашел.

Есть ли какой то нормальный способ организовать двухнапрямленую шину данных в данном случае?

[Shtirlits]

Не получится. Эти выводы выделены (dedicated) для входов. Мозг просветляет курение ug331.pdf, а datasheet действительно мутный, с первого взгляда я не из него ничего не понял.

[des00]

Есть ли какой то нормальный способ организовать двухнапрямленую шину данных в данном случае?

Никакого, рожайте ёжика (режьте проводники и проводочками, проводочками ....) %)

[Yurik32]

Ну что ж... тогда придется рожать ёжика :-)
Спасибо за ответы.

[DmitryR]

Google сказал что для Spartan 2 ...

От себя добавлю, что попытка работать с любыми микросхемами по информации от Google не изучив досканально ВСЕ то, что предоставляет вендор является прямым путем к бегу по граблям. Ну и конечно тут уже много раз говорили что перед тем, как делать плату надо откомпилировать хотя бы первое приближение проекта.

[Boris_TS]

Ну и конечно тут уже много раз говорили что перед тем, как делать плату надо откомпилировать хотя бы первое приближение проекта.

От себя добавлю, что полученную откомпилированную версию проекта очень полезно проглядеть при помощи FPGA Editor'а - сразу становиться видно, что и в каких местах ПЛИС имеется, а чего не имеется. Как например в S3E250-TQ144, в IOB P36, P38, P41 - нету OBUF... и тут ничего не сделаешь. Хорошо, что у Вас еще применён ногатый корпус,.. а если бы шариковой поставили...

При разводке платы (при смене положения IO pin на корпусе) мне частенько приходилось перекомпилировать прообраз проекта, для того, чтобы проанализировать, а насколько неудобно для внутренней структуры ПЛИС назначены внешние выходы. Такой подход даёт весьма хорошие результаты, как в плане достижения больших частот работы IO интерфейсов, так и разводка получается не такой убогой, как при жестко заданном (удобном для ПЛИС) расположении IO pin.

[Yurik32]

Оно то так. Но эту плату сделали еще до меня.
А мне просто дали и сказали "сделай так штоб она работала"

Но все равно спасибо :-)

[BRD]

Безболезненных способов решения данной проблемы точно нет. Придется дорабатывать, благо, что корпус планарный, дерзайте.