Стек слоев и стек ПО, для МПП Опции

[kstk]

При проектировании МПП возникло несколько вопросов относительно стека слоев МПП вплане реализуемости самой МПП. Думаю отталкиваться от примерно таких стеков:
а)1-TOP, 2-GND, 3-POWER, 4-GND, 5-SIGNAL, 6-GND, 7-POWER, 8-GND, 9-SIGNAL, 10-GND, 11-BOTTOM;
б)1-TOP, 2-GND, 3-SIGNAL, 4-GND, 5-POWER, 6-GND, 7-SIGNAL, 8-GND, 9-POWER, 10-GND, 11-SIGNAL, 12-GND, 13-SIGNAL, 14-GND, 15-BOTTOM.
(POWER, GND - плэйны по которым, вероятно, может лечь часть проводников). Хотелось бы иметь все внутренние сигнальные слои и слои питания изолированными слоями земли, это связано с требованиями по помехо- и шумо-защищенности.
Вопросы:
1. Понятно, что число слоев нечетно, посему хотелось бы узнать - насколько это реализуемо и каким образом можно довести такой стек до четного числа?
2. Какие толщины слоев возможно выбирать при проетировании стека, как слоев металлизации, так и слоев диэлектрика? Где разместить prepreg, где core? В имеющемся документе duraver_fr4.pdf, скачанном с ncab.ru, указаны минимальные значения толщин слоев диэлектриков - 3mil, у нас же имеется в наличии несколько референсов с использованием толщин 2mil. Насколько возможно использование дробных значений толщин как для толщины диэлектрика, так и толщины слоя металла? Какова должна быть конечная толщина платы(или это не имеет особенного значения)? Толщины слоев имеют значение, т.к. потом по ним будут расчитываться геометрические размеры проводников, удовлетворяющие определенным импедансам. Плата будет вставляться в разъемы PCI и PCI-Express.
3. Хотелось бы иметь стек переходных отверстий(ПО), который бы включал в себя глухие ПО 1-3, 1-5, 1-7, 1-9 слоев. Как релизовать такие переходы? Одним ПО, составными ПО и каким образом? Какие требования должны быть учтены при закладывании стека с такими ПО.

[vicnic]

Пока напишу кратко, если заинтересует - могу расписать подробнее.
1. Нечетное число слоев сделать возможно, но обычно бессмысленно, ибо процессы производства и цена будут такими же, как и при четном, бОльшем числе слоев, например, 11 и 12 слоев
2. Возможно использовать специальные препреги толщиной примерно 50 мкм, но в случае применения лазерной сверловки несквозных отверстий. Толщина платы важный параметр, особенно, если плату планируется вставлять в стандартный слот. В случае PCI разъема рекомендуемая толщина платы 1.6 мм.
3. Не самый лучший вариант расположения слепых переходов, но сделать возможно. Оптимально разместить переходы симметрично относительно центра платы.
Аналогично, и толщины диэлектриков желательно набирать симметрично.
А вот как рисовать - так тут надо смотреть, в чем вы проектируете. В каждой программе свои условия.
Может быть вы поделитесь информацией, какие микросхемы планируете использовать в проекте? И на сколько плотная получается плата? Исходя из этого, я думаю, вам подскажут оптимальное решение.

[Rex]

kstk

а)1-TOP, 2-GND, 3-POWER, 4-GND, 5-SIGNAL, 6-GND, 7-POWER, 8-GND, 9-SIGNAL, 10-GND, 11-BOTTOM;

По мне так это неудачный стэкап. На 11 слоев только 4 сигнальных. Структура GND-PWR-GND мне видится не экономной.

[vicnic]

kstk

По мне так это неудачный стэкап. На 11 слоев только 4 сигнальных. Структура GND-PWR-GND мне видится не экономной.

ИМХО, по хорошему надо плясать от того, что там на плате "думает". Но соглашусь, что порядок неразумный.
Вариант на 12 слоев вижу таким (например):
TOP-GND-SIG1-GND-SIG2-PWR1-PWR2-SIG5-GND-SIG6-GND-BOTTOM

[kstk]

Пока напишу кратко, если заинтересует - могу расписать подробнее.
1. Нечетное число слоев сделать возможно, но обычно бессмысленно, ибо процессы производства и цена будут такими же, как и при четном, бОльшем числе слоев, например, 11 и 12 слоев
2. Возможно использовать специальные препреги толщиной примерно 50 мкм, но в случае применения лазерной сверловки несквозных отверстий. Толщина платы важный параметр, особенно, если плату планируется вставлять в стандартный слот. В случае PCI разъема рекомендуемая толщина платы 1.6 мм.
3. Не самый лучший вариант расположения слепых переходов, но сделать возможно. Оптимально разместить переходы симметрично относительно центра платы.
Аналогично, и толщины диэлектриков желательно набирать симметрично.
А вот как рисовать - так тут надо смотреть, в чем вы проектируете. В каждой программе свои условия.
Может быть вы поделитесь информацией, какие микросхемы планируете использовать в проекте? И на сколько плотная получается плата? Исходя из этого, я думаю, вам подскажут оптимальное решение.

Спасибо за ответ, но, само собой, интересует подробности. К, примеру, берем один из предложенных мною стеков(добавляем/вынимаем один слой) и расписываем для него где какой слой и какая толщина. Где, какой толщины препрег и где, какой толщины core.
Стек ПО я указал примерно, дабы было обозначено направление мысли. В идеале хотелось бы спускаться с верхнего слоя на все сигнальные и питание без хвостов-stub на нижележащие слои, дабы помехи-наводки на них не садились.
Плотность будет определяться скоростными интерфейсами типа PCI-Express(типа поближе применик с передатчиком подтаскивать), микросхемы пара БГА на 1136 ног с шагом 1мм, выводом 0,6мм, остальное не существенно. Поэтому маленькие микроПО не планируются.

kstk

По мне так это неудачный стэкап. На 11 слоев только 4 сигнальных. Структура GND-PWR-GND мне видится не экономной.

Вот это рекомендует производитель микросхем:
Using a blind via to the transceiver analog supplies is better than using a through via. Shield the supply plane with GND planes above
and below.

ИМХО, по хорошему надо плясать от того, что там на плате "думает". Но соглашусь, что порядок неразумный.
Вариант на 12 слоев вижу таким (например):
TOP-GND-SIG1-GND-SIG2-PWR1-PWR2-SIG5-GND-SIG6-GND-BOTTOM

У вас два PWR друг с дружкой помехами обмениваются. Речь идет об СВЧ 2-3Гбита и аналоговом питании, чувствительном к шумам и наводкам(впрочем как и сами сигналы чувствительны к наводкам)

Сообщение отредактировал kstk - Jun 9 2010, 13:51

[vicnic]

Спасибо за ответ, но, само собой, интересует подробности. К, примеру, берем один из предложенных мною стеков(добавляем/вынимаем один слой) и расписываем для него где какой слой и какая толщина. Где, какой толщины препрег и где, какой толщины core.
Стек ПО я указал примерно, дабы было обозначено направление мысли. В идеале хотелось бы спускаться с верхнего слоя на все сигнальные и питание без хвостов-stub на нижележащие слои, дабы помехи-наводки на них не садились.
Плотность будет определяться скоростными интерфейсами типа PCI-Express(типа поближе применик с передатчиком подтаскивать), микросхемы пара БГА на 1136 ног с шагом 1мм, выводом 0,6мм, остальное не существенно. Поэтому маленькие микроПО не планируются.

Вот это рекомендует производитель микросхем:
Using a blind via to the transceiver analog supplies is better than using a through via. Shield the supply plane with GND planes above
and below.


У вас два PWR друг с дружкой помехами обмениваются.

e-mail можете дать? Мне не в первый раз рекомендательное письмо писать.

И если не секрет, что за микросхемы в плате?

[kstk]

e-mail можете дать? Мне не в первый раз рекомендательное письмо писать.

И если не секрет, что за микросхемы в плате?

kse6гавmail.ru, не очень правда мне понятно, чем тут хуже. А микросхемы типа XC5VLX155T пока в 1136 ножечном корпусе.

[Uree]

CPU от Интел, БЖА-1200++ чего-то ножек, DDR3-1333, PCI-Express, SATA, USB, HDMI - реализовано в 4 слоя, без микроВИА. Думайте...

[vicnic]

CPU от Интел, БЖА-1200++ чего-то ножек, DDR3-1333, PCI-Express, SATA, USB, HDMI - реализовано в 4 слоя, без микроВИА. Думайте...

Но ведь от размера платы зависит, влезло все или нет.

[Uree]

Это не к размерам больше комментарий, а к "требованиям по помехо- и шумо-защищенности". У Вас ведь рядом с ноутбуками и мобильники работают и ТВ-радио и никто никому особо не мешает. А там никаких спец-наворотов не реализовано, все сплошной low-cost design.
Ну и насчет плэйнов наводящих помехи друг на друга было особенно сильно сказано...

[kstk]

CPU от Интел, БЖА-1200++ чего-то ножек, DDR3-1333, PCI-Express, SATA, USB, HDMI - реализовано в 4 слоя, без микроВИА. Думайте...

Что касаемо Интела, то там особенно даже думать не надо. У Интела очень серьезная поддержка, за проектировщика ПП уже инженера из Интела подумали. Все стеки как слоев, так и ПО уже порекомендованы и трассы уже под эти стеки порекомендованы. Даже форма КП под наружние ряды чипсета может быть уже дана отличной от круглой с расчетом на то, что пролезать будет на одну трассу больше. Вплоть до того, что указаны длины проводничков внутри чипа, чтобы равнять длины наружных трасс точнее. Ничего моделировать не надо. У Xilinx иная ситуация, там в ПСБ референсе проводники в дифпаре разбегаются, сшивающих отверстий для сопряжения опорных слоев под возвратные токи нет, плейны рвутся где ни попадя образуя щелевые антенны.
К тому же в направлении думать самостоятельно у меня ответ уже имеется. Думаю. Именно за этим я сюда вопрос и размещал.

Сообщение отредактировал kstk - Jun 9 2010, 14:26

[vicnic]

У Xilinx иная ситуация, там в ПСБ референсе проводники в дифпаре разбегаются, сшивающих отверстий для сопряжения опорных слоев под возвратные токи нет, плейны рвутся где ни попадя образуя щелевые антенны.

Но ведь работает?

[Uree]

Вот только не надо о поддержке Интела Они сами в себе...

[kstk]

Но ведь работает?

Вы не поверите, но работает. Фантастика. Не знаю, может, референс от реальной платы отличается.

Вот только не надо о поддержке Интела Они сами в себе...

Надо, надо. Я один мануал от них видел. Библия о трассировке под Интеловский чипсет. Для разных вариантов и с тотальными рекомендациями без теоретических изысков и прелестей использования всяких моделяторов. Все по полкам разложили. Только что за пивом не сбегали. Да еще плату бесплатно привезли. И ПСБ-референс у них просто вылизан в сравнении с Xilinx. Просто, может, они такую поддержку не всякому оказывать станут а только тому, от кого реальными деньгами пахнет.

Сообщение отредактировал kstk - Jun 9 2010, 14:38

[Uree]

Да знаю я их мануалы, у меня тоже три книжищи на столе сейчас лежат. Вопрос в том, что они ничего не скажут про случай ухода от их рекомендаций. А мне не нужно повторять их референс, мне свое нужно сваять! А вот тут все уже не так радостно...
А насчет Ксайлинкс - две БГА на 1100++(1156 кажется) шаг 1мм, 4 банка ДДР2-800, 6 аналоговых ВЧ каналов с выходом по 12 диффпар каждый - 8 слоев, из них 4 сигнальных. Никакой фантастики, все получается.

[vicnic]

Вы не поверите, но работает. Фантастика. Не знаю, может, референс от реальной платы отличается.


Надо, надо. Я один мануал от них видел. Библия о трассировке под Интеловский чипсет. Для разных вариантов и с тотальными рекомендациями без теоретических изысков и прелестей использования всяких моделяторов. Все по полкам разложили. Только что за пивом не сбегали. Да еще плату бесплатно привезли. И ПСБ-референс у них просто вылизан в сравнении с Xilinx. Просто, может, они такую поддержку не всякому оказывать станут а только тому, от кого реальными деньгами пахнет.

Подозреваю, что данную Библию в свободной продаже не найти.

Я вечером, когда дома буду, напишу свое мнение по структуре и параметрам для производства.

[Uree]

Какая там свободная продажа На каждой странице, начиная с обложки "Intel restricted secret. Do not reproduce". Ну и регистрация на их рабочем портале для электронного доступа к тому, чего нет в бумажном виде.

[kstk]

Да знаю я их мануалы, у меня тоже три книжищи на столе сейчас лежат. Вопрос в том, что они ничего не скажут про случай ухода от их рекомендаций. А мне не нужно повторять их референс, мне свое нужно сваять! А вот тут все уже не так радостно...
А насчет Ксайлинкс - две БГА на 1100++(1156 кажется) шаг 1мм, 4 банка ДДР2-800, 6 аналоговых ВЧ каналов с выходом по 12 диффпар каждый - 8 слоев, из них 4 сигнальных. Никакой фантастики, все получается.

Ну так порекомендуйте стек слоев, да толщины для стека слоев. Где там core, где prepreg? И стек ПО. А скорости у вас, кстати, какие? Какие именно кристаллы и какие выводы вы задействуете на чипах? SelectIO или RocketIO?

Сообщение отредактировал kstk - Jun 9 2010, 14:55

[Uree]

Часика через полтора посмотрю на тот дизайн и вечерком отпишу.

PS А толщины придется считать под требуемые импедансы и общую толщину платы...

[kstk]

Часика через полтора посмотрю на тот дизайн и вечерком отпишу.

PS А толщины придется считать под требуемые импедансы и общую толщину платы...

Я про толщины слоев. А вот ширины проводников придется считать под толщины слоев(с учетом нужных импедансов), как металла так и диэлектрика. А потом еще моделять на предмет целостности сигналов и перекрестных помех.

Сообщение отредактировал kstk - Jun 9 2010, 14:58

[Uree]

Ну так Вы насчитаете... Ну получите дорожку шириной 0.22мм для трассы в 50 Ом импеданса, и что? Как трассировать будете при таких размерах трасс? Считайте от обратного - диапазон допустимых значений импеданса + примерная ширина трассы (по возможностям производства и исходя из требуемой плотности трассировки) -> примерная толщина препрега.
Ну и помодельте конечно, оно полезно для общего понимания

[kstk]

Ну так Вы насчитаете... Ну получите дорожку шириной 0.22мм для трассы в 50 Ом импеданса, и что? Как трассировать будете при таких размерах трасс? Считайте от обратного - диапазон допустимых значений импеданса + примерная ширина трассы (по возможностям производства и исходя из требуемой плотности трассировки) -> примерная толщина препрега.
Ну и помодельте конечно, оно полезно для общего понимания

А чем плоха трасса шириной 0,22мм? У меня не такая плотная трассировка, как у Интела. К тому же чем трасса ширее, тем скин-эффект на СВЧ меньше себя проявляет и затухание у сигнала будет меньше. Особенно на тех гармонических составляющих, которые выше частоты сигнала находятся. Мне главное понять для себя, какие стеки возможны при указанных мною(или вами) компоновках слоев. А там уж будет видно от чего оттолкнуться и к какой ширине проводника прийтить можно будет.

[PCBtech]

3. Хотелось бы иметь стек переходных отверстий(ПО), который бы включал в себя глухие ПО 1-3, 1-5, 1-7, 1-9 слоев. Как релизовать такие переходы? Одним ПО, составными ПО и каким образом? Какие требования должны быть учтены при закладывании стека с такими ПО.

Не надо так много типов blind via.
Лучше сделать 1+1+N+1+1.
Можно стеком, т.е. blind via 1-3, buried via 3-10 и blind 10-12 (для 12-слойной ПП, например).

Или вот, например, недавно делали 14-слойку 3+N+3:




Такого варианта должно хватить для практически любых конфигураций ПЛИС.

[Uree]

Что-то я вообще перестаю понимать происходящее... С одной стороны неплотная трассировка, с другой стороны желание сделать кучу нестандартных переходных... Вы уж как-нибудь определитесь, что Вам нужно реализовать.

[kstk]

Не надо так много типов blind via.
Лучше сделать 1+1+N+1+1.
Можно стеком, т.е. blind via 1-3, buried via 3-10 и blind 10-12 (для 12-слойной ПП, например).

Или вот, например, недавно делали 14-слойку 3+N+3:




Такого варианта должно хватить для практически любых конфигураций ПЛИС.

Уже лучше. Что-то типа такого ответа я и ждал. Спасибо. Т.е. у них получается с 4 по 11 buried ПО. А какие на фото диаметры ПО/площадок? Они получаются четко как в проекте(герберах) или плывут?
А какие можете порекомендовать толщины слоев(какие вообще реализуемы, может только какие определенные целые значения) в моем случае или близком случае. Можно также для указанного вами варианта(если не жалко). Хотелось бы понять какие значения для слоев допустимы и где стоят эти core а где препрег? Какой толщины металлизация может быть? Какую закладывать в проекте? И заложенная в проекте будет равна окончательной или она будет увеличена после металлизации чего-либо? От этого же характеристики трасс будут зависеть.

Что-то я вообще перестаю понимать происходящее... С одной стороны неплотная трассировка, с другой стороны желание сделать кучу нестандартных переходных... Вы уж как-нибудь определитесь, что Вам нужно реализовать.

Так сам Xilinx рекомендует висячих stub-концов ПО не оставлять. Мол, наводится на них много чего. Поэтому я бы и хотел от сквозных перейти к слепоглухонемым ПО. Я ж говорю - СВЧ. И вас спрашиваю - вы в своем проекте SelectIO использовали или RocketIO?

Сообщение отредактировал kstk - Jun 9 2010, 15:42

[PCBtech]

Уже лучше. Что-то типа такого ответа я и ждал. Спасибо. Т.е. у них получается с 4 по 11 buried ПО. А какие на фото диаметры ПО/площадок? Они получаются четко как в проекте(герберах) или плывут?
А какие можете порекомендовать толщины слоев(какие вообще реализуемы, может только какие определенные целые значения) в моем случае или близком случае. Можно также для указанного вами варианта(если не жалко). Хотелось бы понять какие значения для слоев допустимы и где стоят эти core а где препрег? Какой толщины металлизация может быть? Какую закладывать в проекте? И заложенная в проекте будет равна окончательной или она будет увеличена после металлизации чего-либо? От этого же характеристики трасс будут зависеть.

Мне, чтобы ответить на эти вопросы, надо попасть на работу и порыться в файлах. Особенно по поводу согласования волновых сопротивлений и толщины слоев.
Предварительно, насколько я помню, было так:
диэлектрик 1-2 и 14-13 - препрег 75 мкм.
остальные - в среднем по 100...110 мкм, реально в районе 105 мкм.

Проводники были посчитаны под волновое сопротивление 50 ом (по крайней мере в наружных слоях и L4, L11).
Причем для того, чтобы в наружнем слое обеспечить нужное волновое, второй слой,
по-моему, был пустой, а опорный план - в третьем слое.

Внутренние слои меди - по 12 мкм, три наружных с каждой стороны - по 25...45 мкм (включая наращивание).

Ну а насчет расчета импеданса, и предложений по структуре планов и сигнальных слоев - лучше на pcb@pcbtech.ru запрос послать.
Или, еще лучше, в дизайн-центр: design@schematica.ru

[kstk]

Мне, чтобы ответить на эти вопросы, надо попасть на работу и порыться в файлах. Особенно по поводу согласования волновых сопротивлений и толщины слоев.
Предварительно, насколько я помню, было так:
диэлектрик 1-2 и 14-13 - препрег 75 мкм.
остальные - в среднем по 100...110 мкм, реально в районе 105 мкм.

Проводники были посчитаны под волновое сопротивление 50 ом (по крайней мере в наружных слоях и L4, L11).
Причем для того, чтобы в наружнем слое обеспечить нужное волновое, второй слой,
по-моему, был пустой, а опорный план - в третьем слое.

Внутренние слои меди - по 12 мкм, три наружных с каждой стороны - по 25...45 мкм (включая наращивание).

Ну а насчет расчета импеданса, и предложений по структуре планов и сигнальных слоев - лучше на pcb@pcbtech.ru запрос послать.
Или, еще лучше, в дизайн-центр: design@schematica.ru

Ничего страшного, я подожду до завтра. Заодно, может, вы мне подскажете насчет моего варианта.

А у них, я так, понимаю, по верхнему слою какая-то аналоговая схема или я ошибаюсь? Не знаете ненароком, полосы частот какие были? И что означает "в среднем по 100...110 мкм, реально в районе 105 мкм" - я могу выбрать 95, 90, 89, 87,5? Какова точность? 100-110 - Это, наверное, 4mil? Или они именно в мкм указывали? А наращивание по какой причине выполнялось? где core, где prepreg? И почему вообще такое соотношение толщин слоев(внутри более толстые диэлектрики и более тонкие слои меди)?
Расскажите, как они слои размещали в плане - GND, POWER, SIGNAL?

И еще вопрос - а можно спроектировать МПП с верхним(ми) слоями из материала с более низкой диэлектрической проницаемостью, чем у FR-4 (типа Rogers) а внутри FR-4? Или наоборот, снаружи - FR-4, внутри - Rogers? Или такое невозможно и надо либо из одного материала плату делать, либо из другого? Или возможно, но будет дорого?

[PCBtech]

Ничего страшного, я подожду до завтра. Заодно, может, вы мне подскажете насчет моего варианта.

А у них, я так, понимаю, по верхнему слою какая-то аналоговая схема или я ошибаюсь? Не знаете ненароком, полосы частот какие были? И что означает "в среднем по 100...110 мкм, реально в районе 105 мкм" - я могу выбрать 95, 90, 89, 87,5? Какова точность? 100-110 - Это, наверное, 4mil? Или они именно в мкм указывали? А наращивание по какой причине выполнялось? где core, где prepreg? И почему вообще такое соотношение толщин слоев(внутри более толстые диэлектрики и более тонкие слои меди)?
Расскажите, как они слои размещали в плане - GND, POWER, SIGNAL?

И еще вопрос - а можно спроектировать МПП с верхним(ми) слоями из материала с более низкой диэлектрической проницаемостью, чем у FR-4 (типа Rogers) а внутри FR-4? Или наоборот, снаружи - FR-4, внутри - Rogers? Или такое невозможно и надо либо из одного материала плату делать, либо из другого? Или возможно, но будет дорого?

Ответы по порядку:

Давайте все-таки Ваш проект обсуждать, а не какой-то чужой. Мы не знаем подробностей про заказываемые у нас платы, и никогда не лезем в детали применения. И уж тем более не имеем права обсуждать чужие проекты на форумах. Только применяемые технологии.

По толщинам диэлектрика я ответил, имея в виду реально полученные после прессования, в соответствии с отчетом анализа микросечения. Просто под рукой отчет оказался, вот я и посмотрел. Задано было 100 мкм в каждом слое, препреги и ядра чередовались. Точность +-10%. Но какое это имеет значение? Вы же зададите нужное вам волновое сопротивление, а мы его обеспечим с допуском 10% или 7%. Про толщину слоев Вам волноваться особенно не надо.

Где именно препрег и где ядро - сходу не скажу. Думаю, что это тоже не так важно. Очевидно, что 3 верхних диэлектрика - препреги.
Наращивание меди на наружных слоях пакета необходимо, когда есть металлизация отверстий в данном пакете слоев. В том случае, который показан на фото, выполнялось 4 цикла металлизации отверстий,
соответственно 4 цикла прессования и наращивания меди.

По поводу комбинированной платы с некоторыми слоями Rogers - да, такое возможно, и детается часто.
Это даже лучше, чем полностью делать плату из Rogers, т.к. материал СВЧ мягковат...

Как слои размещать - Вам виднее, чем мне. Основываться надо на аппликейшнах от поставщиков микросхем. Можно почитать статьи у нас в разделе "Проектирование печатных плат".
Я бы рекомендовал делать пары соседних GND-VCC и между ними 1 или 2 слоя сигнальных, и так поочередно... Но опять-таки - будет правильнее посоветоваться с нашими ребятами из дизайн-центра - у них огромный опыт подбора многослойных структур и проектирования сложных плат.

[Владимир]

Возмите такой.
Микровиа на внешних слоях, совмещенные с PAD/
+ Burried Между предпоследними, которые заполнены медью и их можно совмещать с микровия

Свобода аж жуть.
Вот пример 8 слоев 1+6+1

Эскизы прикрепленных изображений

 

[kstk]

По поводу комбинированной платы с некоторыми слоями Rogers - да, такое возможно, и детается часто.
Это даже лучше, чем полностью делать плату из Rogers, т.к. материал СВЧ мягковат...

А в каких комбинациях это возможно делать?

Возмите такой.
Микровиа на внешних слоях, совмещенные с PAD/
+ Burried Между предпоследними, которые заполнены медью и их можно совмещать с микровия

Свобода аж жуть.
Вот пример 8 слоев 1+6+1

Как пример - неплохо. Спасибо. А для 10, 12, 14 слоев есть примеры?

[Владимир]

Есть. Запросите расчет у производителя ПП и он даст все, включая оценку стоимости.
Но у меня такое подозрение, что вы просто проводите обзор, что есть.
Мне приходилось работать с приведенным стеком, таким же на 10 и 12 слоев.
Но я был против. Всегда пара слоев а то и больше можно было убрать.

[PCBtech]

А в каких комбинациях это возможно делать?

А для какого конкретно материала?

[Rex]

kstk
Сейчас трассирую примерно такую же плату как и у вас (2 BGA 1136 pitch 1 mm, 2 DDR3, MTG), используемая структура - в прикрепленном файле.
Волновое - 50 Ом при ширине в 0.15мм Вполне достаточно 4-го класса (за исключением дифф.пар), ПО 0.3/0.55 мм Толщины 200 микрон - это core, 180 микрон - prepreg.

При желании пару плэйновских слоев можно срезать.

Эскизы прикрепленных изображений

 

[Костян]

На какие грабли можно налететь если совместить PWR1, PWR2, PWR3 след. образом

Sig - GND - Sig - GND- ... - Sig - PWR1 - PWR2 - PWR3 - Sig

Насколько сильно будут влиять друг на друга PWR ?

[cioma]

Зависит от того что от этих PWR питается, от толщины диэлектрика между ними и от площади перекрытия.

[Костян]

Зависит от того что от этих PWR питается, от толщины диэлектрика между ними и от площади перекрытия.

pwr в данном случае ядро , порты, драйверы приемо/передатчиков, аналоговое питание и т.д (плата цифро-аналоговая ). Суммарные расчетный ток, потребляемый платой, порядка 3 А.
Толщина диэлектрика - 130..150 мкм .
Теоретически, насколько я понимаю, питающие напряжения через паразитную индуктивность будут наводить шумы друг на друга. Вопрос лишь насколько большие ?

Как альтернативу рассматриваю след. стек, где pwr чередуется с gnd

Эскизы прикрепленных изображений

 

[cioma]

Ну и через паразитную ёмкость тоже

Думается лучше сделать симметричный стэкап, причем пары слoёв земли-питания для быстрой цифры лучше расположить поближе к стороне на которой будут располагаться потребители (например ядро ПЛИС). Это несколько уменьшит индуктивность переходных отверстий для земли-питания. Ну и все внутренние сигнальные - по возможности stripline.

[Костян]

спасибо, Артем.

[Костян]

Допустим есть стек

sig1
gnd
vcc1
gnd
vcc2
sig2

Пойдет ли возвратный ток сигнала, находящегося на sig2 через vcc2 , если драйвер данного сигнала питается от плэйна vcc1 ?

[cioma]

Ток течет по пути наименьшего импеданса. Значит для цифровых сигналов с крутыми фронтами (т.е. с широкой полосой) основная часть тока течет по пути наименьшей индуктивности. Для сигнала на слое sig2 таким путём является слой vcc2 (а вернее узкая полоса непосредственно под сигнальной трассой). И только возле драйвера возвратный ток должен будет перейти с vcc1 на vcc2. Из этого следует что нужно слои vcc1 и vcc2 связать по ВЧ, иначе цепь будет излучать. Ставить конденсатор в непосредственной близости от перехода между двумя питаниями как то не очень хочется, поэтому лучше в стекапе поменять местами vcc2 и gnd2 и прошить gnd1 и gnd2 переходными, особенно в близости от места, где сигнал меняет опорный слой.
Получим стэкап:
sig1
gnd1
vcc1
vcc2
gnd2
sig2

Конечно, vcc1 и vcc2 будут иметь определённую ёмкостную связь, в зависимости от толщины диэлектрика между ними, и нужно смотреть не вызовет ли это проблем, например, в аналоговой части.

[mikad]

Здравствуйте уважаемые. Может быть не в тему, но меня интересует вопрос,по поводу расположение плейнов GND, в структуре слоёв.
Вот пример стандартного стека-
1 TOP
2 GND
3 PWR
... n-е кол-во слоёв.
10 PWR
11 GND
12 Bott

Или например так
1 TOP
2 GND
3 PWR
... n-е кол-во слоёв.
10 GND
11 PWR
12 Bott

Понятно , что слои питания PWR и GND должны быть парными и идти подряд, чем ближе тем лучше.

Интересует вопрос ,может ли слой PWR идти сразу после TOPа, или после Bottomа
т. е. структура будет такой

1 TOP
2 PWR
3 GND
... n-е кол-во слоёв.
10 GND
11 PWR
12Bott

Возможно землю заливают во втором слое, для того чтобы наводки из внешнего мира не проходили внутрь платы, но ведь никто не мешает залить TOP и Bottom землёй. И полностью залитый слой PWR тоже не пропустит наводок.

Желание сделать именно так возникло из-за того ,что все цепи с контролируемым импедансом проходят в 4 слое (относительно Top) и в 4 слое (относительно Bottom), соответственно нужно иметь хорошую опору для них( не разрезанную цепями питания)

[vitan]

Желание сделать именно так возникло из-за того ,что все цепи с контролируемым импедансом проходят в 4 слое (относительно Top) и в 4 слое (относительно Bottom), соответственно нужно иметь хорошую опору для них( не разрезанную цепями питания)

А вот так не хотите?
1. Top
2. GND
3. In2
4. In3
5. GND
6. PWR
7. etc

[mikad]

А вот так не хотите?
1. Top
2. GND
3. In2
4. In3
5. GND
6. PWR
7. etc

Для трассировки внутренних слоёв это ,конечно, хорошо, но слой питания я не могу просто выкинуть, Питания достаточно много на плате.
PS: Интересует логика, почему земля идёт второй на плате. формально она ничем не отличается от PWR, кроме полярности.

[vitan]

Для трассировки внутренних слоёв это ,конечно, хорошо, но слой питания я не могу просто выкинуть, Питания достаточно много на плате.

Ну можно же продолжить так:
7. PWR2
8. GND
9. etc
Вы же сами привели аж 12 слоев, неужели туда не вместить питания?

PS: Интересует логика, почему земля идёт второй на плате. формально она ничем не отличается от PWR, кроме полярности.

Ну вот как раз чтобы были опорные слои для контроля импеданса. Для топа и In1 это слой 2. GND.
Для четвертого, как Вам и хотелось, это - 5. GND.

[mikad]

Вот стек, который я имел в виду.
Слой PWR пока пустой.
14 номиналов напр. питания.
Возможно придётся дублировать питание ядра. (Так сделано в КИТе)

Сообщение отредактировал mikad - Nov 12 2010, 15:40

Эскизы прикрепленных изображений

 

[PCBtech]

Вот стек, который я имел в виду.
Слой PWR пока пустой.
14 номиналов напр. питания.
Возможно придётся дублировать питание ядра. (Так сделано в КИТе)

По-моему, нет тут никакой логики.
Вполне нормально будет:

1 TOP
2 PWR1 много номиналов
3 GND
4 Sig1
5 Sig2
6 GND
7 PWR цельный цифровой один номинал - опорный и питание для Sig3 и Sig4
8 Sig3
9 Sig4
10 GND
11 PWR2 много номиналов
12 Bott

То есть Вы действительно спрячете критические сигналы внутрь, между "цельными" опорными слоями.
Толщину ядер между PWR и GND везде советую взять 0.1 мм, тогда будет хорошая емкостная связь между питаниями и землей.

[cioma]

При правильном проектировании никаких проблем иметь вторым и предпоследним слоем слои питания нет, сами так делаем

[vicnic]

При правильном проектировании никаких проблем иметь вторым и предпоследним слоем слои питания нет, сами так делаем

А что народ думает относительно такого варианта:

TOP
GND1
IN1
IN2
PWR1
GND2
GND3
PWR2
IN3
IN4
GND4
BOTTOM

В чем вижу плюсы:
- можно сделать минимальные толщины диэлектриков между слоями питаний и земель для увеличения
емкости.
- на внешних слоях можно делать проводники с требованиями по сопротивлениям
- дифференциальные пары можно проводить, как в одном внутреннем слое, так и друг над другом в соседних слоях (broadside coupled stripline) - выбираем, что удобнее в конкретном проекте.
- в случае усложнения платы с точки зрения трассировки - можно без проблем добавить между слоями GND2-GND3 пару слоев.

[vitan]

А что народ думает относительно такого варианта:

Ну да, я почти так и предлагал, за исключением внутренних PWR. Мой вариант такой:

TOP
GND1
IN1
IN2
GND2
PWR1
PWR2
GND3
IN3
IN4
GND4
BOTTOM

Все плюсы сохранены, в т.ч. и при усложнении трассировки можно добавлять слои внутрь без проблем. Только опора повсюду - земля.

[mikad]

С точки зрения разводки критичных сигналов оба последних варианта очень хороши, особенно последний когда опора -ЗЕМЛЯ.
А вот питание будет развести в 2 слоях не просто, там 3.3В разбросаны по всей плате( это значит целый слой "желательно"),
+ ширина плейна питания ядра должна быть достаточной, т. к. максимальное потребление тока ~ 9A.
В предложенных конфигурациях мы имеем 4 земли , и всего 2 PWR.
А слои в центре платы действительно удобно добавлять.

[vitan]

А вот питание будет развести в 2 слоях не просто, там 3.3В разбросаны по всей плате( это значит целый слой "желательно"),

Ну так понятно, что придется подумать. Но можно при желании. В моем примере на этом стеке я насчитал 20 питаний (точнее, 20 полигонов). Один слой основной, содержит три номинала (два больших и одно маленькое оп размеру), а в другом слое все остальные. И работает отлично.

[Jul]

Как пишет Кечиев, и совершенно справедливо отметил выше PCBtech, слои земли-питания лучше располагать парами, для образования планарного конденсатора (расстояние между слоями как можно меньше, емкость будет небольшая, но время разряда у такой структуры очень мало). Если следовать его рекомендациям, стек должен выглядеть таким образом (МПП-12):
TOP
GND1
PWR1
IN1
IN2
GND2
PWR2
IN3
IN4
GND3
PWR3
BOTTOM
либо другой вариант, если можно разместить питания в меньшем количестве слоев (МПП-10):
TOP
GND1
IN1
IN2
PWR1
GND2
IN3
IN4
PWR2
BOTTOM
Чтоб конденсатор реально работал, площадь слоя должна быть максимальна.
При этом трассы на слоях INT1-INT2 и INT3-INT4 должны быть ортогональны в местах пересечения.
Это классические типовые структуры, опробованы на десятках проектов.

[Alexer]

"TOP
GND1
IN1
IN2
PWR1
GND2
IN3
IN4
PWR2
BOTTOM
При этом трассы на слоях INT1-INT2 и INT3-INT4 должны быть ортогональны в местах пересечения"
Данная структура на мой взгляд малоэффективна для плат с большими BGA-корпусами с шагом 1 мм и менее (т.к. при выводе сигналов с внутренних рядов ни о какой ортогональности не может быть и речи), для плат с высокоскоростными интерфейсами, а кроме того зачастую приходится на сигнальных слоях делать локальные плейны питаний, что вызовет изменение волнового сопротивления смежного сигнального слоя. В этом случае более надежным выглядит вариант, когда внутренний сигнальный слой находится между двумя полигонами.
Signal
Ground
Signal
Power
Ground
Signal
Power (Ground)
Signal
Кстати именно такой вариант стекапа рекомендует Altera в своей статье "High-Speed Board Layout Guidelines". Видимо Altera считает, что одного конденсатора в центре платы вполне достаточно. Также встречал подобные рекомендованные стекапы у PEX и других производителей.
Уж не знаю насколько хорошо работают платы с несколькими межслойными конденсаторами, предложенные Jul, но от параллельно идущих проводников на смежных слоях (как я отмечал выше на больших BGA-корпусах этого не избежать, да и например при трассировке DDR-памяти обеспечить ортогональность смежных слоев очень проблематично) ничего хорошего уж точно ждать не приходится.
Я не исключаю стекап например с парой смежных сигнальных слоев, на которых можно было разводить низкоскоростные цепи, но при этом должны быть внутренние слои расположенные между сплошными полигонами для трассировки высокоскоростных цепей. Сделать все сигнальные слои со смежным сигнальным слоем зачастую чревато проблемами с перекрестными помехами.

[cioma]

Ну, не надо зацикливаться на ортогональности соседних сигнальных слоев, это ж не цель, а средство (уменьшения crosstalk). Но если, например, толщина диэлектрика между сигнальными слоями в 3-4 раза больше толщины диэлектрика между каждым сигнальным и его опорным слоем, то и взаимные наводки будут незначительные, пусть трассы хоть 10 см идут впараллель друг над другом. Симуляция в помощь.

[Alexer]

Да, cioma, Вы правы насчет толщины диэлектрика между смежными сигнальными слоями, но это вызовет резкий рост толщины платы и как следствие уменьшение возможных токопроводных слоев, т.к. обычно платы по толщине ограничены.

[cioma]

Понятно, что от проекта зависит. Но если брать минимальную толщину между слоями в 100-110 микрон то в стандартные 1.6 мм толщины можно много уложить