Шина данных на DDR2, Возможно ли выравнить трассы при таком расположении компонента Опции

[Enzo]

Возможно ли выравнить трассы внутри байт группы, при таком расположении компонентов.
Классическая разводка когда память стоит вертикально (см. рис), если я её переварачиваю на 90° то трассы внутри байт группы становятся разными по длинне в два раза. На небольшой площади под разводку выравнить трассы оч сложно.
А микросхему поставить нужным образом нельзя , исходя из конструктивных параметров платы.

Эскизы прикрепленных изображений

 

[Uree]

Ну то, что они становятся разной длины понятно. Но выровнять точно можно, просто это займет больше места.

Кстати, а какая точность выравнивания? Выглядит чуть ли не до мм...

[Enzo]

Ну то, что они становятся разной длины понятно. Но выровнять точно можно, просто это займет больше места.

Кстати, а какая точность выравнивания? Выглядит чуть ли не до мм...

Обратите внимание на провода по центру, там длинна 16 мм, в этой группе варавнивать нужно до 33(+,- 1,25 мм), при том что трассы расположены в центре(гармошка уже сделана , а нужно ещё где 16 мм набрать) если раздвинуть пространство по центру то увеличится и длинна трасс справо, т е увеличиваем гармошку , соответственно увеличиваем длинну ,до которой нужно выравнивать .
Поделитесь опытом плиз.

[Uree]

А что там делиться опытом - я например просто не выравниваю с такой точностью и все. 10мм разброса - все работает, на всех тестах и реальных задачах.

[Enzo]

А что там делиться опытом - я например просто не выравниваю с такой точностью и все. 10мм разброса - все работает, на всех тестах и реальных задачах.

Да стрёмно как-то, в рекомендациях требования чётко прописаны.
Может быть тут важнее не делать длунну больше определённох параметров ,например, не больше 2 дюймов ?
и тогда глаз будет открыт на диаграмме, просто фронт чуть-чуть размоется ?

Сообщение отредактировал Enzo - Aug 25 2010, 13:12

[Uree]

Фронт именно сместится, на время равное 60*L пс, где L - разница длины в см.
А вообще правильно ведь написали - "в рекомендациях". А знаете по какому принципу они пишутся? По принципу "мы так сделали и у нас оно так работает".
Можете еще и сами помоделировать, проверить что и как меняется на таких длинах и таких разбросах...

[Enzo]

Фронт именно сместится, на время равное 60*L пс, где L - разница длины в см.
А вообще правильно ведь написали - "в рекомендациях". А знаете по какому принципу они пишутся? По принципу "мы так сделали и у нас оно так работает".
Можете еще и сами помоделировать, проверить что и как меняется на таких длинах и таких разбросах...

Да , но на тех платах которые рассмотренны в рекомендациях врят ли чипы расположены так близко друг другу, и под тем углом как у меня. Был бы у меня зазар не 4 мм а 15мм между корпусами , вопросы бы отпали сами собой.
Единственное что интересно, есть платы где чипы стоят вплотную друг к другу, как же там обстоит дело с выравниванием, ведь место для этого там совсем нет?

[Uree]

Значит там и выравнивания как такового нет.
А насчет рекомендаций я уже где-то приводил пример: с новым процом пришел референс-дизайн с требованиями, достаточно жесткими. А буквально через 3 недели прислали следующую версию этого же референса, на которой выравниваний не было вообще. И та и другая плата работали нормально... вот вам и требования.
В вашем случае, при расстоянии 4 мм между чипами имхо можно выравниваниями не заморачиваться.

[cioma]

Абсолютная длина не так важна как выравнивание, т.к. DDR2 - source-synchronous interface. Если память подключается к FPGA, то, возможно, есть способ подравнять внутри FPGA. А иначе - полный timing-analysis, который и укажет будут проблемы или нет

[Uree]

Это-то понятно. Я просто говорю, что выравнивание сигналов шины с точностью ~8пс, это .... паранойя какая-то, Вам так не кажется? И это при задержке в ~200пс. Следовать рекомандациям можно, но как-то и самому нужно думать и критически подходить к задаче, а не ломиться лбом в стену, потому что кто-то там чего-то написал...

[Enzo]

Абсолютная длина не так важна как выравнивание, т.к. DDR2 - source-synchronous interface. Если память подключается к FPGA, то, возможно, есть способ подравнять внутри FPGA. А иначе - полный timing-analysis, который и укажет будут проблемы или нет

Да память подключается к FPGA.
Но что вы имеете ввиду под подровнять внутри FPGA, сделать своппинг с учётом длин трасс , это уже сделано ( по возможности) .

[cioma]

Я имею в виду, что в FPGA могут быть ресурсы, позволяющие регулировать задержки сигнала в I/O block.
Обобщённое правило для каждого data lane (например, DQ[7:0], LDQS_p/n, LDM): разбежка времен распространения сигналов в такой группе - не более 20 ps (привязываемся к DQS). Ну и потом DQS привязывается к CK, а также адрес и управление - тоже к CK.
Чтобы получить точные границы - надо симулировать. Иначе - следовать рекомендациям производителя FPGA и памяти, которые могут быть слишком строгими.

[Enzo]

.
Обобщённое правило для каждого data lane (например, DQ[7:0], LDQS_p/n, LDM): разбежка времен распространения сигналов в такой группе - не более 20 ps (привязываемся к DQS). .

Если воспользоваться этой формулой:

Фронт именно сместится, на время равное 60*L пс, где L - разница длины в см.

то получим 60*L=20ps,где L= 20ps/60=33 mm, это очень большой разброс по длинне.

Сообщение отредактировал Enzo - Aug 26 2010, 10:55

[Uree]

Ну с математикой-то ссориться не нужно... это 3.3мм будет. Я правда нигде не нашел обобщенного правила о 20пс, но если кому-то хочется так делать - то пожалуйста. Я остаюсь при своем, многократно проверенном на практике, мнении

[Enzo]

Согласен, в см не 100 мм