сколько слоёв актуально (оптимально) для BGA 256, 4 или 6 Layers Опции

[Enzo]

к ПЛИСине подключенны
-SDRAM
-Ethernet
- информационные каналы

Разработчик добавил после разводки ещё 15 цепей, встал вопрос об увеличении слоёв в п/п, либо полной переразводке.
Свободных ног практически нет, а точнее 12 .

2 слоя питания,
2 слоя сигнальные цепи

PS: может быть 6 слоёв это стандарт ?

[Uree]

Зависит от распиновки и шага выводов. Если хорошо подумать, то корпуса до полутыщи ног с шагом 1мм можно выводить на 4-х слоях.

[DSIoffe]

Да какой же тут может быть стандарт? Я похожее делаю только на 4х слоях, и в слое питания ещё что-то помещается. Надо по месту.

[Enzo]

Зависит от распиновки и шага выводов. Если хорошо подумать, то корпуса до полутыщи ног с шагом 1мм можно выводить на 4-х слоях.

площадка 0,5 , шаг 1 мм, возможно, но не после разводки( ИМХО ).

[Uree]

Конечно не после. На это сразу нужно нацеливаться. Тогда может получиться.

[Krys]

Зависит от распиновки и шага выводов. Если хорошо подумать, то корпуса до полутыщи ног с шагом 1мм можно выводить на 4-х слоях.

Да конечно, если думать, то зачастую можно исхитриться. Но, насколько я сталкивался, на любую микросхему BGA (от 256 ног) идёт рекомендация от 6 слоёв и выше. У них вообще похоже BGA не ставят на платы меньше 4х слоёв. Там даже всякие QFN и SOP советуют разводить в 4х слоях. А наши все "если исхитриться" всегда используют 2хслойку. Так что думаю, 6 слоёв стесняться не стОит.

[Uree]

Вот именно поэтому у российских производителей проблемы с конкурентноспособностью на внешнем рынке - многослоек не стесняемся, полимерных электролитов по всей плате тоже... А Вы цену на это дело учтите, да разницу в этой цене(для серии, от 50тыс. штук например) в свою зарплату заложите, в плюс или минус, вот тогда и будем говорить насчет стеснительности
Любая микросхема с рекомендацией от 6-ти слоев - это FPGA. Вот только этот класс м/с не предназначен для серии, это для разработки чипы. Любой серийный чип стараются сделать с распиновкой, позволяющей развести его на минимуме слоев. В наших боксах процы от 400+ до 900+ ног(это если на брать во внимание Интел Атом с его 1283 ногами). Так вот - все разводятся в 4-х слоях. Так что думать все-таки стоит и исхитряться часто тоже - это попросту выгодно

[vicnic]

Вот именно поэтому у российских производителей проблемы с конкурентноспособностью на внешнем рынке - многослоек не стесняемся, полимерных электролитов по всей плате тоже... А Вы цену на это дело учтите, да разницу в этой цене(для серии, от 50тыс. штук например) в свою зарплату заложите, в плюс или минус, вот тогда и будем говорить насчет стеснительности
Любая микросхема с рекомендацией от 6-ти слоев - это FPGA. Вот только этот класс м/с не предназначен для серии, это для разработки чипы. Любой серийный чип стараются сделать с распиновкой, позволяющей развести его на минимуме слоев. В наших боксах процы от 400+ до 900+ ног(это если на брать во внимание Интел Атом с его 1283 ногами). Так вот - все разводятся в 4-х слоях. Так что думать все-таки стоит и исхитряться часто тоже - это попросту выгодно

Uree, в целом соглашусь, что надо стремится снижать цену устройства, но все-таки с небольшой оговоркой. Помимо количества слоев разработчику важно точно оценить параметры проводник-зазор, переходное и габариты платы. Потому как уже не раз встречал варианты разводки, когда стремление уложиться в 4-6 слоев привело к использованию параметров проводник зазор 75-80 мкм, переходных диаметром 0.1 мм с площадкой меньше 0.4 мм. В итоге такие платы в серии будут реально дорогими. В то же время перевод, например, на 6-8 слоев с увеличением всех норм приводил в сумме к меньшим затратам.
Лично я так оцениваю (грубо):
- увеличение количества слоев на 2 - увеличении цены не менее чем на 15%
- проводник-зазор менее 0.13 мм -увеличение цены на 10%
- проводник-зазор менее 0.1 мм -увеличение цены на 20%
- переходное меньше 0.3 мм - увеличение цена на 10%
- переходное меньше 0.2 мм - увеличение цена на 20%
- переходное меньше 0.15 мм - увеличение цена на 25%

[Uree]

Не Фантастические варианты типа "проводник зазор 75-80 мкм, переходных диаметром 0.1 мм с площадкой меньше 0.4 мм" даже не рассматриваются Технологический минимум - все сквозное, 0.1 трасса/зазор, 0.45х0.25 переходное. Все, что тоньше только за счет немеряного кармана заказчика - малые габариты, много слоев, лазерные микроВИА и остальные интересности Но это все как-то только в опытных экземплярах существует.

[vicnic]

Не Фантастические варианты типа "проводник зазор 75-80 мкм, переходных диаметром 0.1 мм с площадкой меньше 0.4 мм" даже не рассматриваются Технологический минимум - все сквозное, 0.1 трасса/зазор, 0.45х0.25 переходное. Все, что тоньше только за счет немеряного кармана заказчика - малые габариты, много слоев, лазерные микроВИА и остальные интересности Но это все как-то только в опытных экземплярах существует.

Все выглядит стандартно и недорого, пока, например, не возьмешь микросхема BGA с шагом меньше 0.8 мм.
Все, что с 0.8 мм и более - стандарт, и в большинстве случаев можно уложится в приличную цену и не под конкретное производство, а чтобы еще и выбор был.
Вернусь к теме топика. ИМХО, если габариты позволяют - автор должен пытаться уложиться в 4 слоя, проводник-зазор 0.13 мм, переходное 0.3/0.6 мм.

[murmel1]

Так что думать все-таки стоит и исхитряться часто тоже - это попросту выгодно

Каждой задаче - свой инструмент.
Не забывайте, что значительная часть разработок вообще не ориентированна на серию. В России финансирование на весь проект обычно меньше, чем в некоторых странах - на этап первого опытного образца (не жил, но по публикациям представляю). Вопрос ребром - кто будет оплачивать трудоемкость поисков вариантов экономии? Учтем, коэффициент пересчета цены комплектации в ЗП (3 - 6) и окажется, что такая "мнимая экономия" не нужна ни инженерам, ни заказчикам.
Я на работе борюсь как с халявщиками, так и с перфекционистами. И стараюсь четко определять что экономить - время или число слоев и конденсаторов.
Резюме: жаться в 4 слоя для объемов 10-100 экземпляров просто бессмысленно.
Резюме 2: пусть решает ваш разработчик, вопросы объемов и стоимостей - это к нему.

[Uree]

Если Вы еще не заметили, я не в России. И подход к проектированию именно исходя из партии в N десятков тысяч экземпляров. Такой серии может в итоге и не быть, ситуации разные бывают. Но правила игры для этого не меняют. Если не сидеть на потоке единичных заказов - вроде каждые пару недель новый проект - то одна-две доп. недели на поиск оптимального по кол-ву слоев/конденсаторов решения окупается. И даже на партиях в десятки-сотни штук. Правда учитываем не только стоимость собственно производства РСВ, но и стоимость полного монтажа - это тоже важный фактор.

[Uree]

Это что было? Очередная гениальная мысль из серии "я знаю как надо"? Или Вы меня поучить собрались как мне работать? Так приходите сюда, расскажите руководству, что нужно "заранее большее число слоев", "а остальное автоматом". Я с удовольствием посмотрю на их реакцию...
Денег мы зарабатываем как раз на вот тех сериях, которые десятки тысяч штук. Ну и можете посчитать, сколько будут стоить +2 слоя на партии хотя бы в 50000. А теперь разницу вычтите из своей зарплаты. Продолжаем спорить?

[vitan]

А значит надо делать очень бысторо - брать сразу заранее большее число слоев, проводить в свободную критические цепи, а остальное автоматом, а в конце заливка медью.

Это что было? Очередная гениальная мысль из серии "я знаю как надо"?

Господа! Не надо ссориться.
Это, действительно, интересная тема, давайте лучше спокойно обсудим.
Uree, вот Вы упомянули про пару недель для уточнения количества слоев и конденсаторов.
Скажите, а у Вас это время, видимо, как-то нормируется? Вот, пришел к Вам проект с огроменными микросхемами. Как Вы оцениваете количество слоев и необходимое время? Ведь Вы говорите, что обычно пытаетесь "убрать лишнее". При этом Вы не можете нарушать сроки.
Поделитесь, если не жалко, Вашими методами.

Я спрашиваю о методах потому, что жизнь меня вынудила стать "перфекционистом" (если брать терминологию murmel1). У нас в России я не вижу другого выхода для разработчика. Если не быть таковым, то ты будешь вечно нищим, к сожалению. В том числе и по таким причинам:

Я на работе борюсь как с халявщиками, так и с перфекционистами.

В этом деле начальство понять можно, но, к сожалению, это ничего не меняет.
Вот, интересуюсь, поэтому, как там, в нормальных странах...

[Uree]

Время не нормируется, просто есть график в который надо уложиться. Только обычно он составляется с учетом того, что плата должна быть сделана максимально дешевой для производства и исходя из опыта предыдущих проектов подобной сложности.
Кол-во слоев как правило задается. Просто есть референс-дизайны и делать большую слойность никто уже не позволит. Меньшую - только "за".
Ну и оценка всегда достаточно простая - берем самый сложный кусок дизайна и начинаем его реализовывать в минимальных габаритах/слоях. Вот как удалось реализовать, так и продолжаем. Как правило самое плотное место это SoC, но хватает на него 4 слоя, очень редко 6. Остальное уже от него пляшет. Вот и вся оценка.
При этом никаких автоматов, все вручную с использованием каждого доступного миллиметра РСВ.

[forever_student]

Время не нормируется,...При этом никаких автоматов, все вручную с использованием каждого доступного миллиметра РСВ.

+1
Прямо сегодня распечатаю и на стенку повешу!!!
P.S. BGA-256 в 4 слоя легко получается (лравда, шаг 1мм)

Сообщение отредактировал forever_student - Nov 3 2010, 10:26

[vicnic]

+1
Прямо сегодня распечатаю и на стенку повешу!!!
P.S. BGA-256 в 4 слоя легко получается (лравда, шаг 1мм)

ИМХО, через чур категорично.
4 слоя получается, если достаточно места для расположения всех компонентов и для всех переходных и трасс.

[forever_student]

ИМХО, через чур категорично.
4 слоя получается, если достаточно места для расположения всех компонентов и для всех переходных и трасс.

У меня получилось (а легко, потому что на обратной стороне платы в проекции BGA корпуса еще куча конденсаторов по питанию и всякой другой обвязки и в земляном слое проводников вообще нет (переходные - только сквозные) ).
Наверное, если что-нибудь с ***надцатью питаниями или землями, или какое-нибудь особо быстрое, то нужно больше слоев, а исходя из условий топикстартера - по-моему в 4-х слоях легко уложиться.

[Enzo]

Спасибо за активность ,конечно!
- По поводу количества слоёв при данных условиях полностью согласен, что нужно укладываться в 4 слоя, что первоначально и было сделано.

- Однако на момент создания топика меня мучил вопрос.
Переразводить или добавлять слои, после корректировки схемы...
Выбрали второе ... пока... Т.к. это вопрос времени. Если время есть то можно переразвести, если оного нет ,то добавляем слои.

Эскизы прикрепленных изображений

 

[Uree]

Не понял - Вам на этой плате, которая на скриншоте, может не хватать 4-х слоев?

[Enzo]

Не понял - Вам на этой плате, которая на скриншоте, может не хватать 4-х слоев?

А у вас получится добавить сюда ещё 15 проводов без полной переразводки BGA ?

[Uree]

Насколько я вижу - да. Тем более при таком количестве свободного места переразводка и не нужна - вытягивать как получается, а дальше тянуть по плате в нужную сторону.

[forever_student]

А у вас получится добавить сюда ещё 15 проводов без полной переразводки BGA ?

Я бы тоже переразвел (не BGA полностью, а так, как написал Uree)

Сообщение отредактировал forever_student - Nov 9 2010, 19:31

[Enzo]

То ,что было показана выше уже исправленный вариант, с добавлением цепей.

А вот что было изначально , в 4 слоях
1 картинка это Топ ( По- моему видно что все пины заняты)
2 картинка Боттом (А вот здесь можно что либо добавить...)
Во внутренних слоях плейн земли и питания (3,3 ; 2.5PLL и 1,2 PLL) – то-бишь там лучше не разводить ) !!!

Эскизы прикрепленных изображений

 

[vicnic]

То ,что было показана выше уже исправленный вариант, с добавлением цепей.

А вот что было изначально , в 4 слоях
1 картинка это Топ ( По- моему видно что все пины заняты)
2 картинка Боттом (А вот здесь можно что либо добавить...)
Во внутренних слоях плейн земли и питания (3,3 ; 2.5PLL и 1,2 PLL) – то-бишь там лучше не разводить ) !!!

ИМХО, если стоит задача использовать внутренние слои только для питания-земель, то не могу сразу согласиться с Uree, что получится развести.
Банально может не хватить места на сигнальных слоях для вытаскивания проводников.

[Владимир]

ИМХО, если стоит задача использовать внутренние слои только для питания-земель, то не могу сразу согласиться с Uree, что получится развести.
Банально может не хватить места на сигнальных слоях для вытаскивания проводников.

Формально на TOP как раз еще12 выводов еще можно сделать.
Пусть не все получатся, но еще и на boottom столько же можно.
Поля для деятельности более чем достаточно

[Enzo]

Формально на TOP как раз еще12 выводов еще можно сделать.
Пусть не все получатся, но еще и на boottom столько же можно.
Поля для деятельности более чем достаточно

Владимир, что то вы погорячились на счёт 12 проводов в топе, единственное окно есть около генератора в верху, (и это только один провод).
А по поводу боттома, МОЖНО если всё перефигачить. А ведь там ещё питания ядра посередине, и конденсаторы тоже нуну куда-то ставить и подключать.
ВОт внутренние слои. В слое питания по периметру 3,3, внутри PLL.

Эскизы прикрепленных изображений

 

[Uree]

Причем 2 с лишним десятка можно еще вытащить с только лишь формальным подходом. А если внимательно посмотреть на выводимые сигналы, то окажется, что большая их часть не требует даже контроля импеданса и может быть выведена и по 3-ему слою тоже, по крайней мере за пределы корпуса, дальше места-то вагон... Поэтому еще раз напишу - я вижу достаточно места для вывода всех сигналов из такого корпуса. Но только не при формальном подходе, а с анализом фактической ситуации с сигналами.
А если посмотреть внимательно, то здесь и еще откровенные баги видны:
- справа от центрального полигона(питание ядра? Почему на внешнем слое?) цепь питания не_знаю_чего подключена к одному переходному, но места занято целым полигоном - имхо совершенно напрасная трата места;
- справа зелененькое питание, по всему чипу желтое(не знаю что) - если Вы считаете, что конденсаторы будут хорошо работать при ширине фанаута 0.2мм и длине до 1мм, то Вы ошибаетесь... Минимум 3/4 ширины площадки, лучше на всю ширину площадки, но это уже от возможностей сборки зависит.

ЗЫ При такой распиновке все питания ядра/периферии/ПЛЛ ложатся в один слой...

[Enzo]

"ЗЫ При такой распиновке все питания ядра/периферии/ПЛЛ ложатся в один слой..."

А, какой ширины у вас будет PLL ,если вы его в одном слое с ядром разведёте ?
Ведь чем шире полигон тем лучше для PLL.

[Uree]

Где-то с 0.5мм получится суммарно ширину сделать. Это на участке полигон-дальний угол. Т.е. к ближним двум пинам подходим полигоном, а к дальним двум трассами/полигоном получающейся ширины. Как показывает наш опыт ширины 0.4-0.5мм для коротких трасс аналоговых/ПЛЛ/референс питаний хватает.

[Enzo]

Где-то с 0.5мм получится суммарно ширину сделать. Это на участке полигон-дальний угол. Т.е. к ближним двум пинам подходим полигоном, а к дальним двум трассами/полигоном получающейся ширины. Как показывает наш опыт ширины 0.4-0.5мм для коротких трасс аналоговых/ПЛЛ/референс питаний хватает.

Если есть подобный опыт то можно пример в студию)! Очень интересно посмотреть.
В Хэнд буке на 2 циклон рекомендуют если и проводить трассами, но толщиной не менее 20 мил.

[Uree]

А 20мил это и есть 0.5мм Вот и получается, что по двум зазорам между соседними рядами ВИА можно проложить полигон суммарной ширины около 0.5мм. Пример на альтере есть, но дома. Сейчас не смогу показать.

[Владимир]

А 20мил это и есть 0.5мм

0.508. Ха не вложились процент с гаком от рекомендации отошли

[Enzo]

А 20мил это и есть 0.5мм Вот и получается, что по двум зазорам между соседними рядами ВИА можно проложить полигон суммарной ширины около 0.5мм. Пример на альтере есть, но дома. Сейчас не смогу показать.

А что понимаеться под суммарной шириной, и какие виа используете 06/03, 02/045 ? , между переходами получится в первом случае ~0,14, а во втором ~0.3.
PS: если найдёте время бросте картинку с плейнами,(с Альтерой).

[Uree]

Altera EP3SE80F1152, BGA-1152, разведена в 8 слоях, 4 из которых питания.

Вот пример плэйна, который я имел в виду:

[attachment=49706:Pwr_Plane.PNG]

А вот так я развел на ней PLL-ы:

[attachment=49707:PLL_Route.PNG]

[Vlad-od]

Вот пример плэйна, который я имел в виду:

2 Uree (только не подумайте, что я придираюсь):

Почему у конденсатора С541 проводник скруглен, а не сделан как у С609 по минимальной длине?
Это так задумано, или авторазводка с последующим скруглением?
Если ВЧ сигнал, то тоже вроде по прямой лучше.

PS: случайно обратил внимание и мучаюсь теперь

[Uree]

Это так получилось Авторазводки тут никакой не было. Сигнал не ВЧ, это питания и земля.

[Vlad-od]

Это так получилось Авторазводки тут никакой не было. Сигнал не ВЧ, это питания и земля.

А я думал секрет какой выведать ))