2 dimon4ik24
В немного развёрнутом виде(декриптованном так сказать

) ответ des00 будет звучать как то так: вам нужно прочитать какой нибудь UG/Manual/APP в котором расписывается FPGA design flow, от вашего любимого вендора. Ну и дальше будет - просинтезировать, увидеть что но не получается (куча ошибок/варнингов) и переписать HDL согласно инструкциям от того же любимого вендора из разряда HDL Coding style for Synthesis (как то так оно называться должно)..