DCM is not placeable Опции

[aat_81]

Привет Всем,

Может быть кто нибудь встречался такой ошибкой и знает как обойти:

ERROR:Place:1201 - Component DCM_INST of type DCM is not
placeable because it has locked loads placed in regions: CLOCKREGION_X0Y0.
There is a restriction that the clock loads of a DCM must be in a
horizontally adjacent clock region to the DCM. It is recommended that a BUFG
be used for this clock signal so that the clock loads can be placed anywhere
on the device. If the clock driver or clock loads are locked or area grouped,
please ensure that they are constrained to horizontally adjacent clock
regions.

Данная проблема возникает если я пытаюсь закрепить DCM. Причем если я делаю то же самое при помощи FPGA Editor то разводится замечательно.
Эта ошибка возникает для FPGA ф.Xilinx семейство Spartan6.

Спасибо

[Kirill_Good]

Привет Всем,

Может быть кто нибудь встречался такой ошибкой и знает как обойти:

ERROR:Place:1201 - Component DCM_INST of type DCM is not
placeable because it has locked loads placed in regions: CLOCKREGION_X0Y0.
There is a restriction that the clock loads of a DCM must be in a
horizontally adjacent clock region to the DCM. It is recommended that a BUFG
be used for this clock signal so that the clock loads can be placed anywhere
on the device. If the clock driver or clock loads are locked or area grouped,
please ensure that they are constrained to horizontally adjacent clock
regions.

Данная проблема возникает если я пытаюсь закрепить DCM. Причем если я делаю то же самое при помощи FPGA Editor то разводится замечательно.
Эта ошибка возникает для FPGA ф.Xilinx семейство Spartan6.

Спасибо

It is recommended that a BUFG
be used for this clock signal so that the clock loads can be placed anywhere
on the device. А его не забыли?

[Kuzmi4]

Когда то давно встречал что-то похожее (очень индусская система попалась, нужно было много констрейнить),
обходил через

Код

NET  "i_pll_trib_77_clk"  CLOCK_DEDICATED_ROUTE = FALSE;

Убирает ошибку при неоптимальном роуте для клоковых цепей, но там при неоптимально роуте другие качели выскакивали (которые лечил другими колдунствами )...

[aat_81]

It is recommended that a BUFG
be used for this clock signal so that the clock loads can be placed anywhere
on the device. А его не забыли?

Если бы все было так банально...к сожалению не забыл.

[AlphaMil]

Лоика тактируемая клоком от DCM должна располагаться в смежных по вертикали клоковых доменах. Возможно Вы эту самую логику залочили в другом месте?

[aat_81]

Когда то давно встречал что-то похожее (очень индусская система попалась, нужно было много констрейнить),
обходил через

Код

NET  "i_pll_trib_77_clk"  CLOCK_DEDICATED_ROUTE = FALSE;

Убирает ошибку при неоптимальном роуте для клоковых цепей, но там при неоптимально роуте другие качели выскакивали (которые лечил другими колдунствами )...

Обычно, когда таким образом можно обойти проблему, Mapper подсказывает, хотя всякое бывает...

Лоика тактируемая клоком от DCM должна располагаться в смежных по вертикали клоковых доменах. Возможно Вы эту самую логику залочили в другом месте?

Залочены только выводы и DCM. В любом случае вручную переместить его у меня получается, но не каждый же раз запускать FPGA Editor.

[AlphaMil]

Залочены только выводы и DCM. В любом случае вручную переместить его у меня получается, но не каждый же раз запускать FPGA Editor.

Попробуйте разлочить DCM, может как раз в этом и проблема?

[aat_81]

Попробуйте разлочить DCM, может как раз в этом и проблема?

Если я её разлочу то у меня будет куча других проблем. Нужно решение чтобы DCM был там где я хочу. Повторюсь FPGA Editor позволяет мне поместить DCM в нужное место. Вопрос состоит в том чтобы каким то образом прописать констрейны чтобы мне не запускать каждый раз FPGA Editor?