не видно сигнала на входе, SignalTap всегда '0', статус от DSP Опции

[DevL]

Quartus выдает
Node vs:dreq was determined to be a clock but was found without an associated clock assignment

Код

vs_dreq:        in std_logic;

и сигнала нет в SignalTap, те '0' всегда , что не должно по идее быть
так как это выход другой, внешней DSP...

что именно значит вообщение и как лучше лечить?

[tAmega]

Это значит, что сигнал используется в дизайне как клок, то есть идет отработка других сигналов по фронту данного, но сам этот клок не использует ни один глобальный клок буфер.
Лечится так, сигнал вводится в чип через клок буфер.

[DevL]

Это значит, что сигнал используется в дизайне как клок, то есть идет отработка других сигналов по фронту данного, но сам этот клок не использует ни один глобальный клок буфер.
Лечится так, сигнал вводится в чип через клок буфер.

ага, понял, можно попросить еще насчет клок буфера просвятить? в деталях и/или примерах

[vadimuzzz]

и сигнала нет в SignalTap, те '0' всегда , что не должно по идее быть
так как это выход другой, внешней DSP...

а по какому клоку он защелкивается в сигналтапе?

[des00]

но сам этот клок не использует ни один глобальный клок буфер. Лечится так, сигнал вводится в чип через клок буфер.

вот этого, это точно не значит и лечится по другому %)

[DevL]

а по какому клоку он защелкивается в сигналтапе?

глобальному clk

ожидаемый dreq сигнал не привязат на частоты , он стабильно 0 или 1 ,
но у меня пока только 0, всегда - что и странно.... не думаю что signaltap правильно показывает,
ну или DSP барахлит....

пока что хочу убрать все ссвязанные Quartus сообщения...

[DevL]

вот этого, это точно не значит и лечится по другому %)

ok, покопал твои статьи по TimeQuest и решил все это

Код

create_clock -name clk12MHz -period 12MHz [get_ports {vs_dreq}]

set_clock_groups -exclusive -group {clk12MHz}

[DevL]

вообщем сообщений Quartus нет , как пока и самого сигнала ,

FPGA pin подключен как

по Fitter:

Pin Name/Usage : Location : Dir. : I/O Standard : Voltage : I/O Bank : User Assignment
-------------------------------------------------------------------------------------------------------------
vs_dreq : 128 : input : 3.3-V LVTTL : : 8 : Y

128я ножка , как именно по схеме и надо, input для Cyclone....

может смущать "3.3-V LVTTL" но IMHO правильно для DREQ от VS1053
( на всякий случай datasheet - http://www.vlsi.fi/fileadmin/datasheets/vlsi/vs1053.pdf )

уже начал задумываться на поиске осцилографа, ибо нет доверия SignalTap

может кто еще что предложит как вариант?

[EugeneS]

глобальному clk

ожидаемый dreq сигнал не привязат на частоты , он стабильно 0 или 1 ,
но у меня пока только 0, всегда - что и странно.... не думаю что signaltap правильно показывает,
ну или DSP барахлит....

пока что хочу убрать все ссвязанные Quartus сообщения...

Попробуй применить "auto_global_clock off" на dreq.

А Signaltap вообще не любит асинхронных к его clock'у сигналов.
Если приспичило, создай другой instance и заводи через trigger in.