Как выставляется CLK_DIVIDE? Опции

[Djamal]

Добрый день, я с плисами начал иметь дело относительно недавно, по описанию spartan3 начал разбираться с блоком DCM(Digital Clock Manager), в нем у модуля DLL есть выход CLKDV который генерит частоту "равную по частоте CLKIN, поделенной на значение атрибута CLKDV_DIVIDE"
Вот собственно возник вопрос - как и где задается это значение CLKDV_DIVIDE?

[Kuzmi4]

..как и где задается это значение CLKDV_DIVIDE?

В генериках (generic map) если используете VHDL:

Код

...
   framer_a_rx_clk_dcm : DCM
     generic map (
       CLKFX_DIVIDE   => 9,
       CLKFX_MULTIPLY => 2
       )
     port map (
       CLK0   => s_framer_a_rx_clk0,           -- 0 degree DCM CLK ouptput
       CLKFX  => s_framer_a_top_refclk_clkfx,  -- clock FX output
       CLKFB  => s_framer_a_rx_clk_bufg,       -- DCM clock feedback
       CLKIN  => s_framer_a_rx_clk_ibufg(1) ,
       LOCKED => sv_dcm_lock(ci_DCM_BIT_FMR_1_RSCLK),
       STATUS => sv_framer_a_dcm_stat,
       RST    => sv_dcm_reset(ci_DCM_BIT_FMR_1_RSCLK)
       );
...

на верилоге будет как то так

Код

...DCM framer_a_rx_clk_dcm #(.CLKFX_DIVIDE(9), .CLKFX_MULTIPLY(2))...

[Djamal]

Благодарю за ответ