|
xc2v8000 + xc2v6000, может timing constraints ? |
|
|
|
Nov 7 2005, 08:14
|
Участник

Группа: Свой
Сообщений: 62
Регистрация: 11-01-05
Из: Беларусь, Минск
Пользователь №: 1 894

|
Имеется плата. На ней 2 чипа: xc2v8000 and xc2v6000. Естественно есть алгоритм, который туда нужно залить. Когда заливаю в один xc2v8000 - все нормально работает. Когда разбиваю алгоритм на 2 части и затем загружаю первую часть в xc2v8000, а вторую в xc2v6000 - работать схема отказывается. Может мне нужно какие-нибудь constraints прописать для сигналов, которые соединяют эти два чипа? К плате притензии не принимаются - покупная. Подскажите, please, кто чего знает.
|
|
|
|
|
 |
Ответов
(1 - 9)
|
Nov 7 2005, 12:20
|
Участник

Группа: Свой
Сообщений: 62
Регистрация: 11-01-05
Из: Беларусь, Минск
Пользователь №: 1 894

|
Цитата(des00 @ Nov 7 2005, 17:27)  хммм а может быть для начала интерфесы проверить между ФПГАМм, на правильность работы Уже проверено не единожды  .
|
|
|
|
|
Nov 7 2005, 13:11
|
Участник

Группа: Свой
Сообщений: 62
Регистрация: 11-01-05
Из: Беларусь, Минск
Пользователь №: 1 894

|
Цитата(vitus_strom @ Nov 7 2005, 21:21)  Offset, Period + возможно засинхронизировать клоки на 2-х чипах Клок использую один и тот-же. С DCM блока (рассположен в xc2v8000) клок идет на xc2v6000. Оффсет и период попробуем
|
|
|
|
|
Nov 7 2005, 13:36
|
Участник

Группа: Свой
Сообщений: 62
Регистрация: 11-01-05
Из: Беларусь, Минск
Пользователь №: 1 894

|
Цитата(vitus_strom @ Nov 7 2005, 22:22)  Клок использую один и тот-же. С DCM блока (рассположен в xc2v8000) клок идет на xc2v6000. Оффсет и период попробуем - Вот вам и источник проблемы, клоки то у вас не синхронные, то что один и тот же не означает синхронности поскольку идут через различные буфера... и в этом случае один будет задержанной версией относительно другого Может чего-то не понимаю С блока DCM клок идет на схему расположенную в xc2v8000 и тот-же клок на выход (output pad), и оттуда на вход xc2v6000. Т.е., по идее, тот же клок, но на другую часть схемы, расположенную в xc2v6000. Может растолкуете по пунктикам,  .
|
|
|
|
|
Nov 7 2005, 14:06
|
Участник

Группа: Свой
Сообщений: 62
Регистрация: 11-01-05
Из: Беларусь, Минск
Пользователь №: 1 894

|
Цитата(vitus_strom @ Nov 7 2005, 22:44)  с выхода дцм до входа выходного буффера можно собрать несколько наносекунда + в зависимости от стандарта выходного буффера на вскидку 3-5 нс + задержка чип то чип + около 1 нс на входной буффер в результате разница в клоках может достигнуть в пределе 10 нс Ага, понятненько. Т.е. в этом случае, я так понимаю, необходимо подстроить клок для 2-х чипов, чтобы был синхронный. Но как быть онозначно уверенным, что они совпадают? Посчитать сколько максимальная задержка до второго чипа и затем для первого ввести такую-же задержку? Т.е. буфер там какой внутри поставить, что-ли? Забыл сказать, частота то всего 30 МГц. Ладно завтра будем разбираться. Спасибо за советы.
|
|
|
|
|
  |
1 чел. читают эту тему (гостей: 1, скрытых пользователей: 0)
Пользователей: 0
|
|
|