Вопрос про слои МПП Опции

[Viper89]

Здравствуйте ! Уважаемые знатоки, прошу помочь определиться с расположением слоев в МПП. Имеется 4 питания: 3.3В, 5В, 9В и 27 В. В составе платы ПЛИС 5576ХС1Т, загр ПЗУ 5576РС1У, Flash AT49BV040-JU, несколько микросхем 1533, 1309 и кренка т.д. Раньше с МПП не сталкивался, платы были проще. Каков будет порядок слоев и как мне быть с GND, нужно ли делить его на землю питания и на цифровую землю(просто в схеме все на одну землю посажено) и в каких случаях она вообще делиться на AGND и DGND? Надеюсь на Вашу помощь, заранее спасибо!

ps: плис cqfp240

[malkut.ss]

Здравствуйте ! Уважаемые знатоки, прошу помочь определиться с расположением слоев в МПП. Имеется 4 питания: 3.3В, 5В, 9В и 27 В. В составе платы ПЛИС 5576ХС1Т, загр ПЗУ 5576РС1У, Flash AT49BV040-JU, несколько микросхем 1533, 1309 и кренка т.д. Раньше с МПП не сталкивался, платы были проще. Каков будет порядок слоев и как мне быть с GND, нужно ли делить его на землю питания и на цифровую землю(просто в схеме все на одну землю посажено) и в каких случаях она вообще делиться на AGND и DGND? Надеюсь на Вашу помощь, заранее спасибо!

ps: плис cqfp240

1-й слой -- сигнальный
2-й слой -- GND
3-й слой -- 4 питания (если удачно выполненно размещение компонентов)
4-й слой -- сигнальный

Правда это приблизительнно. Нужно знать количество связей, габариты платы, технологические возможности производителя, особые требование (контроль импеданса и т.д.).
Относительно земель. Если у Вас весь слой будет занят под заземление, то ,я думаю, что можно земли не разделять на аналоговую и цифровую. Обычно их разделяют, когда на плате присутствуют ЦАП, АЦП, различные кодеки и т.д.

[Viper89]

в количестве слоев я не ограничен, в отличие от габаритных размеров, а количество связей не мало,что Вы думаете о такой структуре :
1. топ
2. gnd
3. 3.3 v
4. signal
5. 5v
6. gnd
7. 9-12 v
8. signal-bottom
или же стоит все сигнал расположить внутри?

[vicnic]

в количестве слоев я не ограничен, в отличие от габаритных размеров, а количество связей не мало,что Вы думаете о такой структуре :
1. топ
2. gnd
3. 3.3 v
4. signal
5. 5v
6. gnd
7. 9-12 v
8. signal-bottom
или же стоит все сигнал расположить внутри?

А вы не считаете важным разницу в ценах за 4х слойную и 8ми слойную платы?
Теоретически, если габариты платы позволяют, можно и в 2 слоя уложиться, правда, тут спорить не готов.
Глядя на ваш вариант структуры слоёв, хочу напомнить, что важно примерно равное заполнение медью относительно центральных слоёв платы.
То бишь на 4м и 5 слоях меди должно быть примерно равное количество. Иначе плату может повести в процессе производства и монтажа.
Про земли: на форуме можно поискать, тему обговаривали много раз. В несколько слов: разделять земли надо, постараться сделать так, чтобы они не пересекались.

[malkut.ss]

в количестве слоев я не ограничен, в отличие от габаритных размеров, а количество связей не мало,что Вы думаете о такой структуре :
1. топ
2. gnd
3. 3.3 v
4. signal
5. 5v
6. gnd
7. 9-12 v
8. signal-bottom
или же стоит все сигнал расположить внутри?

Лутше будет так:
1. TOP
2. GND
3. SIGNAL
4. 3.3V, 5V
5. 9V, 12V
6. SIGNAL
7. GND
8. BOTTOM
Можно водить и внутри, и снаружи. Если сигналы высокоскоростные, то надо также просчитать волновое сопротивление для сигнальных слоев.

[ClayMan]

А почему бы не рассмотреть промежуточный вариант в 6 слоев c заливкой свободых областей на сигнальных слоях змлей?

signal
pwr
gnd
signal
pwr
signal

Двух плейнов будет достаточно для разводки всех питаний, для земли тоже места с лихвой найдется. и два слоя сэкономить можно, а то 8-слойка конечно красиво выглядит, но как-то уж больно роскошно)

[Viper89]

Спасибо всем ответившим...2 vicnic естественно разница в стоимости есть, в этом нет сомнений. Проблема в корпусе ПЛИС..Каким-то образом надо уместить посадочное место неотформованной металлокерамики CQFP240 на плате шириной 41 мм (максимум). Почитав здесь http://www.pcad.ru/forum/61815/ засомневался в применении ее в устройстве...Возможно кто-то работал с 5576ХС1Т, может поделиться своим мнением по этому поводу? Схемотехники хотели по началу пойти на увеличение кол-ва слоев в плате и все же как-то уместить ее на плате, но здесь проблема в том что расстояние от края платы до края контактной площадки очень мало, если сужать посадочное место(чего мне бы делать вообще не хотелось). теперь они думают на схемой, считаю необходимым менять плис. Пока они думают прорабатываются любые варианты...

А почему бы не рассмотреть промежуточный вариант в 6 слоев c заливкой свободых областей на сигнальных слоях змлей?

signal
pwr
gnd
signal
pwr
signal

Двух плейнов будет достаточно для разводки всех питаний, для земли тоже места с лихвой найдется. и два слоя сэкономить можно, а то 8-слойка конечно красиво выглядит, но как-то уж больно роскошно)

ClayMan, по началу я тоже так предполагал сделать, но мне показалось что 3-х сигнальных слоев будет мало...если сужать посадочное место( хотя маловероятно что это случиться) то все проводники сверху и снизу корпуса уйдут через переходные отверстия под корпусом в слои... А так предыдущий вариант платы был именно 6-ти слойным...разница в том что в нынешнем варианте новая ПЛИС и большее количество микросхем которые с ней связаны.

[shb]

Помогите кто в теме. Аналогичная проблема подбор структуры слоев. Я плату уже развел в 6 слоях.
В проекте ПЛИС и DDR2 2 шт. Предполагал следующее расположение слоев.( Прикидочно)
top signal
core 0.1 mm
plane gnd
prepreg 0.1
int1 signal
core 1.0 mm
int2 signa
prepreg 0.1
plabe pwr
core 0.1 mm
bot signal
Возможно ли при такой структуре получить 50 ом линии во всех сигнальных слоях при
толщине проводников 0,13 - 0,1 мм. И какие должны быть примерно толщины соре и препрегов?.
Делаю в Альтиуме стек слоев и не могу получить нормальную толщину дорог во внутренних
сигнальных. Получается прядка 0,3-0,4 мм. Изменением толщины внутренних соре и препрегов
не могу добиться желаемых результатов.
При добавлении еще 2-х плейнов между 2-х внутренн. сигнальных ситуацию спасает.
Неужели придется перейти на 8-ми слойку.

[vicnic]

Помогите кто в теме. Аналогичная проблема подбор структуры слоев. Я плату уже развел в 6 слоях.
В проекте ПЛИС и DDR2 2 шт. Предполагал следующее расположение слоев.( Прикидочно)
top signal
core 0.1 mm
plane gnd
prepreg 0.1
int1 signal
core 1.0 mm
int2 signa
prepreg 0.1
plabe pwr
core 0.1 mm
bot signal
Возможно ли при такой структуре получить 50 ом линии во всех сигнальных слоях при
толщине проводников 0,13 - 0,1 мм. И какие должны быть примерно толщины соре и препрегов?.
Делаю в Альтиуме стек слоев и не могу получить нормальную толщину дорог во внутренних
сигнальных. Получается прядка 0,3-0,4 мм. Изменением толщины внутренних соре и препрегов
не могу добиться желаемых результатов.
При добавлении еще 2-х плейнов между 2-х внутренн. сигнальных ситуацию спасает.
Неужели придется перейти на 8-ми слойку.

Согласно предварительным расчётам в SaturnPCB имеем следующий результат. Для внешних слоёв не проблема, для внутренних не получается.
Ориентир на 50 Ом такой, что расстояние до опорного слоя должно примерно быть равно ширине проводника.
Варианты:
- сделать 8ми слойную плату, посередине поместить еще два слоя земель.
- убрать все трассы с волновыми на внешние слои
- сделать 4х слойную плату

Эскизы прикрепленных изображений

 

[Uree]

Не понял в чем проблема:

[shb]

Не понял в чем проблема:

Скачал Polar SI9000. Посчитал. Все получается без проблем.
Я думаю взаимное влияние внутренних сигнальных слоев друг на друга
можно пренебреч. 1мм очень большое расстояние.
Буду делать стек примерно как у тебя на рисунке. Спасибо.

[vicnic]

Не понял в чем проблема:

Тогда не готов комментировать, предлагаю подождать расчёт, который разработчик получит с производства.
Хотя я тут прикинул, shb прав, SaturnPCB вполне может врать. Расстояние до второй опоры намного больше ширины проводника и её влиянием можно пренебречь.

Сообщение отредактировал vicnic - Apr 12 2012, 05:54

[PCBtech]

Не понял в чем проблема:

Вообще-то большинство производителей сейчас предпочитают делать ядра внутри платы и фольгу снаружи.
А Ваша структура предполагает ядра снаружи.
Это обойдется дороже, чем обычная 6-слойка - ближе к 8-слойке по цене, и не очень технологично.
И в чем тогда выигрыш от применения такой структуры вместо 8-слойной?

[Uree]

Ближе по цене, но ведь не дороже? И если достаточно 6-ти слоев, то зачем делать 8, которые всего лишь немного дороже?
Если почти нет разницы, тогда объясните мне, почему сотни миллионов планок памяти кля компов делаются 6-ти слойными с предлагаемой структурой(плюс-минус, но очень близко по размерам)?

[Vlad-od]

А что мешает препрег 0.9мм набрать на средний слой, и 2 ядра по 0.13мм взять с фольгой 18/35? У меня просто опыта закладки препрегов такой толщины нет. Или толщину платы уменьшить до 1мм?

[PCBtech]

А что мешает препрег 0.9мм набрать на средний слой, и 2 ядра по 0.13мм взять с фольгой 18/35? У меня просто опыта закладки препрегов такой толщины нет. Или толщину платы уменьшить до 1мм?

Может быть, и можно.
Но это будет уже 4 слоя препрега, причем очень толстого, 230 мкм. Не знаю, бывает ли такой в природе...
А рекомендуется класть 2 или 3 слоя, не более. Впрочем, это скорее вопрос к технологам на заводе.

См. тут подробнее о структурах МПП:
http://www.pcbtech.ru/pages/view_page/116

Ближе по цене, но ведь не дороже? И если достаточно 6-ти слоев, то зачем делать 8, которые всего лишь немного дороже?
Если почти нет разницы, тогда объясните мне, почему сотни миллионов планок памяти кля компов делаются 6-ти слойными с предлагаемой структурой(плюс-минус, но очень близко по размерам)?

Неужели в планках памяти структура платы такова, что ядра снаружи? Что-то не верится -
очень уж это неоптимально для такого массового производства. Надо бы разобраться поподробнее.
У Вас не случайно шлифов такой платы? Или проекта в САПР? Откуда информация про структуру?
Было бы интересно посмотреть...

[Uree]

Шлифов нет, есть только Аллегровский файл с такой ДДР3:




Где-то была еще такая же планка с ДДР2, не могу найти... Но там тоже похожий стэк слоев был.
Да и вот в доке Микрон рекомендует похожий стэк слоев:  tn4614.pdf ( 638.41 килобайт ) Кол-во скачиваний: 421


Может не так уж неоптимальна такая структура?

[Vlad-od]

В структуре 0.13 ядра, 0.102 - препрег все стандартно.

[PCBtech]

Шлифов нет, есть только Аллегровский файл с такой ДДР3:




Где-то была еще такая же планка с ДДР2, не могу найти... Но там тоже похожий стэк слоев был.
Да и вот в доке Микрон рекомендует похожий стэк слоев:  tn4614.pdf ( 638.41 килобайт ) Кол-во скачиваний: 421


Может не так уж неоптимальна такая структура?

Ну, не знаю.
В аллегровской структуре у Вас 0.56 между слоями - это можно сделать тремя препрегами по 180 мкм, на пределе, но можно.

А у Микрона вообще обе предлагаемые структуры совершенно бешеные.
Зачем-то препрег 50 мкм - это далеко не все заводы могут делать.
В первом варианте явно внутри ядро 30 mil, про остальные слои непонятно, где ядра, а где препреги.
Во втором варианте - я не понял то, как обозначен слой L3, и с какой стороны у него ядро, а с какой препрег.
И вообще - почему эти структуры сделаны несимметричными? В этом есть какой-то смысл?

В любом случае - я же не говорил, что эти структуры нереализуемы. Сделать-то можно,
просто нетехнологично и может оказаться дороже, чем просто 6-слойка.

[Uree]

Вот уж не знаю, с чего они так придумывают.
На самом деле мне, как конструктору не так важно, какой из диэелектриков ядро, а какой препрег. Мне важна полная структура, в которой нужное число слоев с нужными импедансами на этих слоях. А 6-ти слойный стэк, с 4-мя сигнальными и вменяемыми импедансами только такой может быть. Если использовать 2 ядра плюс препрег, то получим только 3 сигнальных слоя, или 4, но на внутренних будут намного более широкие трассы, что уже совсем неудобно.

[Vlad-od]

Мне кажется там опечатка. Структура должна быть симметричной. В первом случае они говорят что ширина проводников равна 4милс во всех слоях. Для 2 милсов по-моему слишком широкий проводник. А во втором случае дана толщина платы в 62милса. Если все сложить, то получится меньше. И второе примечание - препреги 4-6 милс.

[PCBtech]

Вот уж не знаю, с чего они так придумывают.
На самом деле мне, как конструктору не так важно, какой из диэелектриков ядро, а какой препрег. Мне важна полная структура, в которой нужное число слоев с нужными импедансами на этих слоях. А 6-ти слойный стэк, с 4-мя сигнальными и вменяемыми импедансами только такой может быть. Если использовать 2 ядра плюс препрег, то получим только 3 сигнальных слоя, или 4, но на внутренних будут намного более широкие трассы, что уже совсем неудобно.

Ну, это-то понятно. Конечно, чтобы набрать общую толщину платы 1.6 мм (если это так уж нужно),
придется внутренний слой диэлектрика в такой конструкции делать более толстым.

Кстати, вести микрополосковую линию поверх полигона VCC, а не GND - тоже не такая уж и хорошая идея...

[vitan]

Кстати, вести микрополосковую линию поверх полигона VCC, а не GND - тоже не такая уж и хорошая идея...

А можно в этом месте подробнее? Чем это хуже?

[Uree]

В данном случае(и не только) общая толщина важна. Это в конце концов платы для установки в разъемы. Референсная толщина 1.57мм и будьте добры
С линиями над плэйнами тоже вопрос спорный - не забываем, что эти плэйны отличаются только постоянным потенциалом. По переменному току они тщательно закорочены, полной поверхностью и кучей конденсторов по всей плате разбросанных. Поэтому с точки зрения сигнала большой разницы быть никак не должно, над каким из плэйнов лететь.
А если еще и внимательно посмотреть проект показанной выше планки памяти, то окажется, что там вообще строго разделено - адреса идут над плэйном питания, данные - над землей(или наоборот, не суть важно).

[vitan]

А если еще и внимательно посмотреть проект показанной выше планки памяти, то окажется, что там вообще строго разделено - адреса идут над плэйном питания, данные - над землей.

Вот ведь. Хочу докопаться по-полной.
А это еще зачем?

[PCBtech]

А можно в этом месте подробнее? Чем это хуже?

Ну, с опорным планом VCC больше может быть заморочек, чем с землей. Все-таки природа слоев GND и VCC немножко разная.
Например - часто выводы питания ИС отделяют от полигона VCC с помощью небольшого ферритового колечка.
Не помешает ли это протеканию высокочастотных обратных токов микрополоска через полигон VCC?
Еще одно отличие - обычно заливку свободных пространств во внешних слоях и
множественную перфорацию переходными отверстиями по всей плате
делают именно для GND. Поэтому он "солиднее", чем VCC.
Ну и еще есть ряд отличий. Но это может быть важно только для очень критических сигналов.

Так-то, конечно, ничего страшного в применении опорного VCC нет,
если сигналы не очень высокочастотные и чувствительные к помехам.

[vitan]

Отлично! Я так и думал, что будет подобный ответ.
Тогда пойдем по пунктам.

Например - часто выводы питания ИС отделяют от полигона VCC с помощью небольшого ферритового колечка.
Не помешает ли это протеканию высокочастотных обратных токов микрополоска через полигон VCC?

Вы можете нарисовать цепь с участием этого микрополоска и стрелочками показать: 1) куда течет ток, 2) куда он должен течь и 3) куда ему мешает течь феррит? Чтобы цепь была как полагается: с источником, приемником, проводами. И была бы замкнутой.

Еще одно отличие - обычно заливку свободных пространств во внешних слоях и
множественную перфорацию переходными отверстиями по всей плате
делают именно для GND. Поэтому он "солиднее", чем VCC.

Я бы сказал, что металла на GND может быть больше. А может и не больше. Ну и что это доказывает? Продолжение данной фразы должно быть тогда каким?

Ну и еще есть ряд отличий. Но это может быть важно только для очень критических сигналов.

Ну говорите уж, какие еще есть? А то "мужики-то не знают"...

Понимаете, подобные утверждения часто используются вашим братом (технологами) для напускания туману в головы разработчиков с целью сделать стек таким, как вам будет удобно. Это лишнее. Разработчики тоже неплохо знают, куда токи текут, и не надо никого сбивать с толку. Возможно, конкретно Вы ничего такого сейчас и не хотели сказать, но в целом ситуация такая, что в этой области очень много всякого мракобесия. Что меня и зацепило, собственно.

[PCBtech]

Отлично! Я так и думал, что будет подобный ответ.
Тогда пойдем по пунктам.
..............
Ну говорите уж, какие еще есть? А то "мужики-то не знают"...

Понимаете, подобные утверждения часто используются вашим братом (технологами) для напускания туману в головы разработчиков с целью сделать стек таким, как вам будет удобно. Это лишнее. Разработчики тоже неплохо знают, куда токи текут, и не надо никого сбивать с толку. Возможно, конкретно Вы ничего такого сейчас и не хотели сказать, но в целом ситуация такая, что в этой области очень много всякого мракобесия. Что меня и зацепило, собственно.

Вы знаете, я вовсе не считаю себя специалистом по обеспечению целостности сигналов. Я просто обратил внимание человека на то,
что планы VCC и GND, вообще говоря, имеют немного разную природу. Вы согласны с этим?
И поэтому в некоторых случаях план VCC использовать в качестве опорного для микрополосков не рекомендуют.
Надеюсь, с этим утверждением Вы тоже согласитесь.

Вы просили показать конкретную схему., где это может оказаться важным. Ну вот, например:


Нарисуйте мне, пожалуйста, на этой схеме - как потечет высокочастотный обратный ток
микрополосковой 50-омной выходной линии (C741 и так далее), если в качестве опорного слоя для нее
выбран полигон питания +5V0_VCO
(подключение к нему показано вверху, через индуктивный фильтр).

[vitan]

VCC и GND, вообще говоря, имеют немного разную природу. Вы согласны с этим?

Я этого не понимаю, а потому не могу ни согласиться, ни наоборот.
Что это за "природа" и почему она разная? Конструкция одинаковая - оба есть два куска металла. Разница только в том, какой куда подключен (и то - при питании постоянным током).

И поэтому в некоторых случаях план VCC использовать в качестве опорного для микрополосков не рекомендуют.
Надеюсь, с этим утверждением Вы тоже согласитесь.

О, да. С этим я согласен, это я слышал много раз. Только непонятно, почему?

Нарисуйте мне, пожалуйста,

Ну уж нет! Кто первый встал, того и тапки! Это я Вас попросил нарисовать.

если в качестве опорного слоя для нее
выбран полигон питания +5V0_VCO

А если в качестве опорного будет нечто другое, то ток, я надеюсь, не потечет по-другому? И вообще, что такое "опорный"? Ну и т.п.

Не думаю, что Вы сможете ответить на все эти вопросы, особенно, если Вы сами себя не считаете специалистом по целостности сигналов. Я тоже себя таковым не считаю, но я и не распространяю слухи и домыслы, в которых я не разбираюсь. И Вам не советую.

[PCBtech]

Я этого не понимаю, а потому не могу ни согласиться, ни наоборот.
Что это за "природа" и почему она разная? Конструкция одинаковая - оба есть два куска металла. Разница только в том, какой куда подключен (и то - при питании постоянным током).
...
О, да. С этим я согласен, это я слышал много раз. Только непонятно, почему?
...
Ну уж нет! Кто первый встал, того и тапки! Это я Вас попросил нарисовать.
...
А если в качестве опорного будет нечто другое, то ток, я надеюсь, не потечет по-другому? И вообще, что такое "опорный"? Ну и т.п.
...
Не думаю, что Вы сможете ответить на все эти вопросы, особенно, если Вы сами себя не считаете специалистом по целостности сигналов. Я тоже себя таковым не считаю, но я и не распространяю слухи и домыслы, в которых я не разбираюсь. И Вам не советую.

Отвечаю.
1. Природа земли и питания - разная - потому что токи текут в них по-разному, и способ их применения на плате разный.
В частности, как я уже сказал, полигон земли никогда не отделяют дросселями от потребителей, а полигон питания - часто отделяют.

Кроме того, полигон питания не так сильно прошит переходными отверстиями на внешние слои, как земляной, а значит - надо всегда
задумываться о том, как потекут обратные токи и где именно они выйдут на верхний слой платы.

2. Нарисовать путь обратного тока по полигону питания я не смогу - не представляю себе, как он там потечет для данной схемы,
скорее всего, обходными кривыми путями, потому что дроссель явно мешает протеканию ВЧ токов.
Поэтому я Вас и попросил нарисовать - может, Вы лучше понимаете, где текут токи в полигоне VCC для такой схемы.

А вот по земляному полигону, если он будет опорным - запросто могу нарисовать. Тут и рисовать нечего.
Ток ВЧ потечет прямо под микрополоском,
и выйдет на верхний слой в ближайшем переходном отверстии цепи GND.

3. Если в качестве опорного будет выбрано нечто иное, то и ток потечет по-иному.
Обратный ток ВЧ течет, концентрируясь в полигоне под микрополоском.
Такова физика процесса. Чем больше частота, тем больше концентрация тока под микрополоском.

Но если этот полигон так устроен,
что не позволяет току протечь под микрополоском (например, в полигоне щели) - ток ВЧ ищет обходные пути,
и за счет этого возникают искажения сигнала в микрополоске.
Также искажения сигнала возникают, если из полигона ток не может попасть в микросхему - например,
забыли просверлить переходное отверстие цепи VCC около микросхемы.
В этом случае ток ищет обходной путь через ближайшие переходные отверстия,
или через фильтрующие конденсаторы VCC-GND,
которые могут оказаться довольно далеко от этой точки.
Но если фильтрующие конденсаторы отделены от полигона дросселем,
что часто бывает - я вообще не знаю, где потечет ток, поэтому и спросил Вас.

Так что это не слухи и домыслы, а вполне реальные сомнения,
и я надеюсь, что сумел разъяснить Вам, на чем эти сомнения основаны.

[vitan]

1. Природа земли и питания - разная - потому что токи текут в них по-разному

???
Я кроме направления следования никакой разницы не вижу. Я плохо смотрю?
Как может ток течь по-разному?

В частности, как я уже сказал, полигон земли никогда не отделяют дросселями от потребителей, а полигон питания - часто отделяют.

Да? Может, просто Вы этого никогда не видели? Показать Вам схему с дросселями?
Вспомните также, что делают с землей, когда есть аналоговая и цифровая части в схеме.

Кроме того, полигон питания не так сильно прошит переходными отверстиями на внешние слои, как земляной, а значит - надо всегда
задумываться о том, как потекут обратные токи и где именно они выйдут на верхний слой платы.

Не так сильно прошит он может быть только при применении несквозных переходных. Давайте разберемся сначала с простой структурой (со сквозными переходными), а уж файн-тюнинг на потом оставим.

А вот по земляному полигону, если он будет опорным - запросто могу нарисовать. Тут и рисовать нечего.
Ток ВЧ потечет прямо под микрополоском,
и выйдет на верхний слой в ближайшем переходном отверстии цепи GND.

А из отверстия куда далее?

Но если фильтрующие конденсаторы отделены от полигона дросселем,
что часто бывает - я вообще не знаю, где потечет ток, поэтому и спросил Вас.

Вы не ответили на исходный вопрос, поэтому дальше обсуждать тяжело. Я Вас просил привести схему, в которой был бы сигнальный проводник, два проводника питания, приемник и передатчик. Далее я просил стрелочкой показать, куда потечет ток (желательно полный его круг нарисовать). Вот как только нарисуете, сразу поймете куда он потечет и при установке дросселей тоже.

[PCBtech]

Я кроме направления следования никакой разницы не вижу. Я плохо смотрю?
Как может ток течь по-разному?
...
Да? Может, просто Вы этого никогда не видели? Показать Вам схему с дросселями?
Вспомните также, что делают с землей, когда есть аналоговая и цифровая части в схеме.
...
Не так сильно прошит он может быть только при применении несквозных переходных. Давайте разберемся сначала с простой структурой (со сквозными переходными), а уж файн-тюнинг на потом оставим.
...
А из отверстия куда далее?
...
Вы не ответили на исходный вопрос, поэтому дальше обсуждать тяжело. Я Вас просил привести схему, в которой был бы сигнальный проводник, два проводника питания, приемник и передатчик. Далее я просил стрелочкой показать, куда потечет ток (желательно полный его круг нарисовать). Вот как только нарисуете, сразу поймете куда он потечет и при установке дросселей тоже.

Уважаемый vitan,
по-моему, наш разговор зашел в тупик.
Я же Вам сказал, что не могу нарисовать, как потечет ток (полный его круг) при установке дросселей по питанию.
Может, Вы сами все-таки нарисуете? Вот Вам заготовка схемы, о которой Вы так просили,
условная, с фильтрующими дросселями и конденсаторами по питанию. Пожалуйста - нарисуйте, даже интересно...

[Uree]

С точки зрения сигнала разницы между полигоном питания и полигоном земли нет. В сигнале присутствуют оба уровня, и уровень питания и земли. Не будем же мы утверждать, что на одной полуволне ток в плэйне есть, а на другой нет?
И фильтровать можно как землю, так и питание, если это даст результат. И опорным может быть и плэйн земли и плэйн питания. Особенно если дроссельных развязок нет, а в цифровых схемах практически никогда не делается развязка каждого чипа по питанию. Поэтому думать можно много, но опорным может быть любой плэйн.

[vitan]

Я же Вам сказал, что не могу нарисовать, как потечет ток (полный его круг) при установке дросселей по питанию.

А я Вам тоже повторяю: это я спросил у Вас, а не наборот.
Кстати, я Вас потом попросил нарисовать без дросселей... Вы тоже не можете?

Уважаемый vitan,
по-моему, наш разговор зашел в тупик.

Верно. Именно этого я и добивался.
И очень рад, что так и вышло. Надеюсь, те, кто будут читать топик, пропустят мимо ушей Ваши мысли о разной природе токов, и о плохой идее вести провода над\под питаниями.

Uree
А все-таки, зачем в Вашем примере разработчики (кстати, кто это?) отделили адреса и данные? Что-то тоже смахивает на мракобесие...

[PCBtech]

С точки зрения сигнала разницы между полигоном питания и полигоном земли нет. В сигнале присутствуют оба уровня, и уровень питания и земли. Не будем же мы утверждать, что на одной полуволне ток в плэйне есть, а на другой нет?
И фильтровать можно как землю, так и питание, если это даст результат. И опорным может быть и плэйн земли и плэйн питания. Особенно если дроссельных развязок нет, а в цифровых схемах практически никогда не делается развязка каждого чипа по питанию. Поэтому думать можно много, но опорным может быть любой плэйн.

Да я не спорю - конечно же, в принципе обратный ток может течь по полигону питания!
Просто в этом случае может быть несколько больше геморроя с развязками,
что-то можно не учесть, что-то может хуже работать, где-то может оказаться выше
индуктивность соединений, где-то может быть больше шумов в плане питания, чем в земляном полигоне.
Это мои чисто интуитивные сомнения. Если нужны точные доказательства, или пример схемы -
тогда это не ко мне, тут, я думаю, найдутся эксперты получше.

Итак, еще раз суть моего утверждения:
Если схема простая, не очень высокочастотная - нет проблем, используйте VCC как опору.
А вот для насыщенных плат, и более высокочастотных, с чувствительными генераторами
или аналоговыми скоростными цепями - мне кажется, слишком много вещей придется учитывать,
что-то можно пропустить, поэтому безопаснее и проще использовать как опору только слои GND.
А идеально - вообще слой VCC поместить между двумя слоями GND.

А я Вам тоже повторяю: это я спросил у Вас, а не наборот.
Кстати, я Вас потом попросил нарисовать без дросселей... Вы тоже не можете?


Верно. Именно этого я и добивался.
И очень рад, что так и вышло. Надеюсь, те, кто будут читать топик, пропустят мимо ушей Ваши мысли о разной природе токов, и о плохой идее вести провода над\под питаниями.

Uree
А все-таки, зачем в Вашем примере разработчики (кстати, кто это?) отделили адреса и данные? Что-то тоже смахивает на мракобесие...

Итак, уважаемый vitan, вот и выяснился истинный смысл Ваших вопросов. Вы не хотели получить на них ответы.
Вы просто боретесь с мракобесием.
Поэтому и не отвечаете на мои вопросы, и поэтому и отказываетесь, насколько я понимаю, нарисовать путь ВЧ тока на моей схеме.

"Кстати, я Вас потом попросил нарисовать без дросселей... Вы тоже не можете? "

Что-то я не понял, зачем это нужно. Без дросселей все, по-моему, очевидно, и я это написал в предыдущих постах.
Ток потечет под микрополоском по опорному плану, затем через переходные отверстия и выводы питания попадет в микросхему.
Хотя тут все будет зависеть от индуктивности соединений.

Или Вы мои ответы не читали?

Итак, мой ход сделан - жду от Вас ответный рисунок с током, протекающим через дроссели, в противном случае буду считать дуэль выигранной :-)

[vitan]

где-то может быть больше шумов в плане питания, чем в земляном полигоне.

Вах!!! И эти люди нам делают платы и проводят семинары? Нет, так жить нельзя...

Хотите увидеть шум - подключайте осциллограф. Только не забудьте, что у него два конца. И у любого прибора, который мерит напряжение тоже.

Что-то я не понял, зачем это нужно. Без дросселей все, по-моему, очевидно, и я это написал в предыдущих постах.
Ток потечет под микрополоском по опорному плану, затем через переходные отверстия и выводы питания попадет в микросхему.
Хотя тут все будет зависеть от индуктивности соединений.

Или Вы мои ответы не читали?

Читал. Вы тоже не особо стараетесь. Нарисуйте (ладно, напишите словами) полный путь. Откуда он выходит, и где заканчивает свое движение.

[PCBtech]

"где-то может быть больше шумов в плане питания, чем в земляном полигоне."
Вах!!! И эти люди нам делают платы и проводят семинары? Нет, так жить нельзя...

Хотите увидеть шум - подключайте осциллограф. Только не забудьте, что у него два конца. И у любого прибора, который мерит напряжение тоже.

Читал. Вы тоже не особо стараетесь. Нарисуйте (ладно, напишите словами) полный путь. Откуда он выходит, и где заканчивает свое движение.

Ну вот что, уважаемый vitan.
Или Вы объясняете подробно, что Вам настолько не нравится в моей фразе про шумы в плане питания,
или немедленно прилюдно извиняетесь за переход на личности.

Что касается тока через микрополосок - отвечаю на Ваш вопрос.

На мой дилетантский взгляд, ток по закону Кирхгофа делает замкнутый круг между источником и приемником.
Будем рассматривать только ВЧ составляющую тока.
То, что часть тока отражается раньше на неоднородностях - исключим из рассмотрения для простоты.
Вытекающий из выхода источника и протекающий по микрополоску ток
протечет через вход приемника (видимо, имеющий на этой частоте входное сопротивление около 50 ом),
и через контакты земли и питания выйдет обратно. Тут ему надо попасть на опорный слой, и он попытается это сделать
через переходные отверстия и фильтрующие конденсаторы, если таковые есть.
Затем по опорному плану он течет обратно, стараясь протекать под микрополоском или близко к нему.
Затем он через переходные отверстия и фильтрующие конденсаторы втекает в выводы земли и питания источника.

Куда втекает (или вытекает) больше тока, в выводы земли или питания - зависит от многих факторов,
в том числе от устройства микросхемы источника или приемника, направления протекания тока,
наличия и характеристик фильтрующих конденсаторов поблизости, и так далее.

Если я ответил на Ваш вопрос, то жду ответа на мой.

[vitan]

Ну вот что, уважаемый vitan.
Или Вы объясняете подробно, что Вам настолько не нравится в моей фразе про шумы в плане питания,
или немедленно прилюдно извиняетесь за переход на личности.

Уважаемый PCBtech! Извините меня, пожалуйста, за "переход на личности"! Интересно только, как можно общаться обезличенно...

Подробно: Вы можете отличить шум в полигоне питания от шума в полигоне земли? Расскажите, пожалуйста, как?

Если я ответил на Ваш вопрос, то жду ответа на мой.

Отлично. Отвечаю: ему деваться все равно некуда. Если ему надо будет попасть в питающий пин источника, то он туда пойдет в любом случае независимо от наличия дросселя. Не так ли?

[Владимир]

Это важно в одном случае. При передаче на выходной соединитель, у которого центральная жила -- полосок, корпус-- он же как правило земля. В этом случае, ближайший слой это земля и тогда минимум гадостей.
Если питание это питание-- тогда требование доп конденсаторов у соединителя, и все равно наличие паразитной индуктивности при выравнивании потенциалов и соответственно все рано более худшие условия

[PCBtech]

Вы можете отличить шум в полигоне питания от шума в полигоне земли? Расскажите, пожалуйста, как?

Дело вот в чем. Мы с Вами рассматриваем разную "модель" полигона.
Для Вас это, видимо, некая цельная металлическая штуковина, к которой можно прицепить "землю" осциллографа в любой точке,
и достоверно смотреть "шумы" на другом полигоне. Такой подход может работать для несложных цифровых схем
с не очень высокочастотными сигналами, или если сигналы достаточно короткие (плата маленькая).

Для меня же полигон питания - это некоторая структура, в которой протекает и перекрещивается множество токов.
И ВЧ токи в полигоне питания в общем случае отличаются от ВЧ токов в полигоне земли.

Отлично. Отвечаю: ему деваться все равно некуда. Если ему надо будет попасть в питающий пин источника, то он туда пойдет в любом случае независимо от наличия дросселя. Не так ли?

Вы правы. Ток должен будет попасть в питающий пин источника, и это может привести к искажениям сигнала,
если ток нашел какой-то "далекий" или "высокоиндуктивный" путь. Именно об этом я и говорил.
Когда имеем дело с опорным планом - землей, все гораздо проще, и обеспечить низкую индуктивность подключения ИС к земле
гораздо проще, чем к питанию.

Давайте уже закончим эту дискуссию - на самом деле надо было изначально задаться некими конкретными условиями
по параметрам сигнала, частотам, длинам проводников, типам микросхем и т.д. А так это бессмысленно.
Я Вам про Фому, а Вы мне про Ерёму...

Удачи в обеспечении целостности сигнала...

[vitan]

Для меня же полигон питания - это некоторая структура, в которой протекает и перекрещивается множество токов.

Вы можете представлять его себе как угодно, хоть с рожками, но что-то мне подсказывает, что отличить шум в полигоне питания от шума в полигоне земли Вы не сможете...

Когда имеем дело с опорным планом - землей, все гораздо проще, и обеспечить низкую индуктивность подключения ИС к земле
гораздо проще, чем к питанию.

Чем это проще? Тем, что ставят ферриты? Я Вам на это уже ответил, кагбэ...

Вас вообще не смущает, что понятия плюса и минуса придуманы условно просто для того, чтобы определиться в терминах? Что же, по-Вашему, если переназвать землю питанием и наборот, и переразвести в соотвествии с этими новыми названиями, то все равно окажется сложнее обеспечить низкоиндуктивное подключение микросхем к этому новому "питанию"?

Тут, действительно, нечего обсуждать. Просто я очень удивлен такими странными высказываниями да еще и от имени фирмы...

[Женька]

В общем PCBTech интуитивно прав и я с ним согласен. Без нужды не надо использовать VCC в качестве опорного слоя. В противном случае плату придётся утыкать конденсаторами для выравнивания импендансов. Надеюсь я немного прояснил ситуацию

[vitan]

Пора, пора уже дать определение. Что же такое "опорный слой"?

[vicnic]

оффтоп: достал вторую пачку попкорна, с нетерпением жду продолжения дискуссии.


Сообщение отредактировал vicnic - Apr 17 2012, 05:58

[jks]

Опорный слой - это проводящая поверхность равного потенциала.

Опорный слой выполняет две основные функции:
1) обеспечение опорного потенциала (начало отсчета) относительно которого измеряется (определяется) уровень сигнала.
2) функцию второго (возвратного) проводника замыкающего цепь между источником и приемником сигнала.

Для опорного слоя важно обладать таким качеством как низкий импеданс в области спектра частот используемых сигналов.
Если сопротивление опорного слоя высокое то потенциал этого слоя может плавать (дрейфовать) локально в зависимости от протекающего по участку цепи тока и соответственно приводить к сбоям в цифровых цепях или помехам в аналоговых цепях.

Разница между опорным слоем GND и VCC заключается в том что слой GND имеет достаточно низкое полное сопротивление (импеданс) в широкой области спектра
и в частности на нулевой частоте (постоянный ток).

Для опорных слоев питания выполнить требование низкого импеданса в широкой области спектра достаточно сложно.
Для этого источник питания должен обладать низким выходным сопротивлением в низко- и среднечастотной области.
При этом источник питания должен быть двунаправленным (отдавать/принимать ток в/из нагрузки source/sink).

Обычные линейные стабилизаторы не обладают этим свойством (они только выдают ток в нагрузку).

[jks]

Вероятно в планках памяти DDR/DDR2/DDR3 используют разные опорные слои (GND и VCC) для данных и адреса для уменьшения перекрестных помех через общую землю.
При наличии места или увеличении количества слоев можно было бы сделать раздельные земли для сигналов данных и сигналов адреса (в чипе земли для сигналов данных и и сигналов адреса изолированы).
Кстати в модулях памяти DDR/DDR2/DDR3 опорный уровень относительно которого сравнивается логический уровень сигнала равен половине напряжения питания и формируется вне планки модуля памяти. Поэтому можно в равной степени использовать в качестве опорного слоя либо землю либо питание.

Если в качестве опорного слоя использовать слой с напряжением отличным от напряжения питания наблюдается отличие в протекании тока для разных логических уровней (заряда/разряда микрополосковой линии).





Сообщение отредактировал jks - May 7 2012, 15:04

[Viper89]

Здравствуйте! Пытаюсь разобраться с структурой ПП и волновым сопротивлением для своего проекта( 6 BGA484 циклон3, имеется BLVDS , почти 80% всех цепей-дифф пары с заданным волновым сопротивлением 100 Ом, 7 сотен резисторов и 3 сотни кондеров). Вроде многое понятно, но все же имеется несколько вопросов.
1. Структура такая. ядра 0.1\35\35, препрег 2116. Или же есть более лучший вариант?

2. Какую толщину H1 указывать для внешнего слоя в калькуляторе Polar. Я так понимаю номинал 0.105мм после прессования изменится.
Предварительно указав номинал получил такие результаты для внешних слоев.

3. Где и какие допуска нужно обязательно включать в расчет?
4. Плата будет покрыта маской, вроде в Polar есть coated вариант, только там надо задать значения с1,с2,с3. Какие?
5. При разводке некоторые дифф. пары будут с переходными отверстиями, можно ли использовать стандартные к примеру диаметром отверстия 0.4 или 0.6 или их тоже надо просчитать?
Заранее спасибо за помощь!

[vicnic]

ИМХО:
1. Фольга на сигнальных слоях 18 мкм, на слоях земли-питания надо смотреть зазоры, при 200 мкм можно 35 мкм. Толщины диэлектриков разумные, но всё завязано на сопротивлении.
2. Задавайте толщину, как указали. В любом случае ваш расчёт будет предварительным. С производства получите окончательный расчёт и, если потребуется, изменения топологии.
3. Стандартные допуска +/-10%
4. Не готов ответить, не помню. Обычно считаю без маски.
5. Стандартные тут не очень подходит. Главное сразу определиться, по какому классу будете разводить плату.
Например, если BGA сшагом 1.0 мм, то можно поробовать заложить переходные 0.3 мм с площадкой 0.6 мм, минимальные проводник-зазор 0.13 мм.
Если же хотите тянуть по два проводника между переходными отверстиями, то надо уменьшать отверстия до 0.2 мм с площадкой 0.5 мм минимум и проводник зазор-закладывать 0.1 мм.
Если шаг BGA 0.8 мм, то сразу берем сложный вариант.
Смотрю структуру слоёв: считаете, что вам хватит 2 внутренних сигнальных слоёв для трассировки?

[Uree]

Имхо - 2 слоя лишние, которые 1.2В и смешанные 5В. Наверняка они локальны и плэйны на них можно скомбинировать на слоях 3.3/2.5В с доводкой до нужных мест по топу/боттому. Тем более не такой уж большой BGA484, чтобы не дотянуть ему питания на 8 слоях...

[Viper89]

vicnic, Uree спасибо за ответы! To Uree 1.2 В и смешанные 5В вправду можно в одном слое объединить что-то я сразу внимания не обратил, а разбросать думаю придется сообразить (у каждой ПЛИС своя отдельная микросхема питания, получается 6 питаний по 1.2В, и столько же по 2.5В,но все это локально).
To vicnic:
1. Больше всего меня волнуют дифф пары) Другие цепи разбросаю по возможности. Внешние слои забыл указать фольга 18мкм+35мкм металлизация.
внутренние сигнальные думаю оставлю 35мкм, иначе ядра не симметричные получаются. Вне BGA могу ли я задать для питаний переходные отверстия большего размера? Касательно дифф пар я так понимаю везде как под BGA?

[vicnic]

Вне BGA могу ли я задать для питаний переходные отверстия большего размера? Касательно дифф пар я так понимаю везде как под BGA?

Для фольги 35 мкм выдерживайте зазор-проводник 150 мкм, лучше 200 мкм.
Можете сделать разные типы переходных отверстий, запрета нет. Главное понять, имеет ли смысл. Можно вместо одно большого перехода поставить два маленьких.
Лично я стараюсь делать в плате однотипные элементы топологии.

[Uree]

Для такой многослойки 150мкм зазора, а тем более 200 - это уже перебор. Если на производстве могут собрать 8+ слойный стэк, то зазоры не более 5 милсов выдержать обязаны. Т.е. фактически 120-125мкм, стандартный, 100мкм минимальный(например под теми же ПЛИСами, чтобы вытянуть диффпары между переходными).
Так что технологически зазоры не должны быть проблемой. Другой дело длина трасс / зазоры / параллельность -> наводки. Но тут надо схему и сигналы смотреть, что можно близко трассировать, а что не желательно.

[vicnic]

Для такой многослойки 150мкм зазора, а тем более 200 - это уже перебор.

Ключевые слова - фольга 18 мкм. При такой фольге на внутренних слоях зазоры 100 мкм не проблема.
Если хотят фольгу 35 мкм, то надо увеличивать зазоры.
А так, я бы вообще все слои сделал на 18 мкм.

[Uree]

5/4 милса стандарт/минимум для 35мкм фольги. Для более тонкой возможны и меньшие зазоры. Хотя наверно не везде...

[vicnic]

5/4 милса стандарт/минимум для 35мкм фольги. Для более тонкой возможны и меньшие зазоры. Хотя наверно не везде...

За всех не скажу, за основу беру параметры от "эксклюзивного в двух фирмах для России поставщика" chinafastprint, он же FP.
Подозреваю, что данный проект будет делаться в тех же районах.

[Uree]

У фастпринта вообще интересные данные... проводники зазоры до 2-2.5 милса, при этом зазор проводник-переходное 4.8-5 милс. Не вижу логики - для производства, что трасса, что переходное - медь. Почему такая разница совершенно не ясно. Разве что речь о зазоре отверстие ВИА - проводник. Тогда хоть как-то логика видна.
А окончательно, как всегда, нужно говорить непосредственно с производством. Тогда будет какая-то уверенность, что поняли друг друга и то, что у вас запроектировано удастся изготовить. Хотя с китайцами даже такой метод не всегда работает

[vicnic]

У фастпринта вообще интересные данные... проводники зазоры до 2-2.5 милса, при этом зазор проводник-переходное 4.8-5 милс. Не вижу логики - для производства, что трасса, что переходное - медь. Почему такая разница совершенно не ясно. Разве что речь о зазоре отверстие ВИА - проводник. Тогда хоть как-то логика видна.
А окончательно, как всегда, нужно говорить непосредственно с производством. Тогда будет какая-то уверенность, что поняли друг друга и то, что у вас запроектировано удастся изготовить. Хотя с китайцами даже такой метод не всегда работает

Эти "фантастические" результаты они давно обещали, но никак хотя бы на мелко-серийное выйти не могут.
Есть надёжа, что после слияния в экстазе и деньгах с Европой дело двинется.
Если зазор-проводник меньше 150 мкм, то они не делают на 35 мкм фольге, боятся перетравов.

[Viper89]

Класс точности скорее всего будет 5-й. Многие дифф пары занимают 3- 4ряды, все первые заняты на 100%( не хотелось бы увеличивать число переходных отверстий при разводке дифф сигнпалов)

[Ant_m]

Viper89
По 4-му пункту, про маску пайки, меня тоже это интресовало. Смотрите тему:
http://electronix.ru/forum/index.php?showtopic=87272&hl=

[Vlad-od]

У фастпринта вообще интересные данные... проводники зазоры до 2-2.5 милса, при этом зазор проводник-переходное 4.8-5 милс. Не вижу логики - для производства, что трасса, что переходное - медь. Почему такая разница совершенно не ясно. Разве что речь о зазоре отверстие ВИА - проводник. Тогда хоть как-то логика видна.
А окончательно, как всегда, нужно говорить непосредственно с производством. Тогда будет какая-то уверенность, что поняли друг друга и то, что у вас запроектировано удастся изготовить. Хотя с китайцами даже такой метод не всегда работает

Мне они недавно отказались делать проводники тоньше 3милс(2.8). Так что 2-2.5 это только желаемые значения.

[VladimirB]

Эти "фантастические" результаты они давно обещали, но никак хотя бы на мелко-серийное выйти не могут.
Есть надёжа, что после слияния в экстазе и деньгах с Европой дело двинется.
Если зазор-проводник меньше 150 мкм, то они не делают на 35 мкм фольге, боятся перетравов.

Делают легко 0.125мм на 1OZ copper во внутренних слоях. Уже штук 300 6-слоек отгрузили нам.
Может у вас крупно серийный заказ и они боятся низкого выхода годных?

А по 10 штук плат они нам дифф.пары 0.09/0.13 делали на такойже фольге.
И даже 0.15мм зазор на фольге 70 и 100 мкм в толстых слоях питания под BGA c шагом 1мм.

Толщину меди легко проконтролировать на срезе платы и в отчёте она указана.

[vicnic]

Делают легко 0.125мм на 1OZ copper во внутренних слоях. Уже штук 300 6-слоек отгрузили нам.
Может у вас крупно серийный заказ и они боятся низкого выхода годных?

А по 10 штук плат они нам дифф.пары 0.09/0.13 делали на такойже фольге.
И даже 0.15мм зазор на фольге 70 и 100 мкм в толстых слоях питания под BGA c шагом 1мм.

Толщину меди легко проконтролировать на срезе платы и в отчёте она указана.

Не готов спорить про зазор менее 150 мкм на фольге 35 мкм, сейчас на руках нет протоколов по готовым проектам.
Зазор 150 мкм с фольгой 100 мкм вызывает сомнение. Не удивлюсь, если они эти зазоры немного увеличили.
По моей информации минимальный зазор на фольге 105 мкм 200 мкм, был проект на толстой фольге, который отказались делать.

Почему я держусь своих данных: например, есть проект, пусть минимальный зазор 0.127 мкм.
Делаем тестовую партию, закладываются параметры на производстве. Плату получили, смонтировали, устройство собрали, запрограммировали, запустили, отработали.
Когда проект полностью отработан всегда ищутся пути для сокращения издержок. Стоимость платы не самый большой показатель в общей стоимости, но по основной элементной базе уже всё устаканилось, поэтому вариантов фактически нет. Ищу вариант, кто сделает платы дешевле. То, что сделает FP, не факт, что сделают другие. Поэтому можете считать это перестраховкой.

Сообщение отредактировал vicnic - Jun 30 2012, 12:30

[KSN]

Приведена структура стека платы: в слоях top, bottom и signal разводятся дифф. пары с Zo=100 Ohm. Для top и bottom считал как для микрополосковых линий(опорные слои GROUND и GROUND2. Для слоя SIGNAL также считал как для микрополосковых, но засомневался - может правильнее считать как для полосковых? GROUND2 - слой сплошной меди, POWER - слой с полигонами, имеет разрвывы, т.к. много различный напряжений питания. Подскажите, как правильнее считать Zo для слоя SIGNAL: микрополосок относительно GROUND2, либо полосок относительно слоев GROUND2 и POWER?

[Uree]

Считайте для двух опорных плэйнов GROUND2 и POWER, трассы фактически ведь именно так и будут идти?

На самом деле есть два варианта:
- считать относительно GROUND2 и POWER и при трассировке учитывать разрывы плэйнов так, чтобы трассы над ними не проходили, только между цельными плэйнами;
- считать относительно GROUND и GROUND2, а на слое POWER в зоне трассировки этих трасс/пар сделать вырез в плэйнах. Это если место позволяет.

Ну и все это справедливо для быстрых сигналов с крутыми фронтами(от 30-50МГц и фронты порядка наносекунды и ниже), медленным все эти разрывы и непрерывные плэйны практически безразличны.

[KSN]

Сигналы частотой 100-250МГц/
Путь прохождения диф. сигналов:
1. Только по слою TOP;
2. со слоя TOP via на SIGNAL, далее путь по SIGNAL и снова выход на TOP через via.
По слою BOTTOM нет возможности подвести диф. пары к FPGA.
"считать относительно GROUND2 и POWER и при трассировке учитывать разрывы плэйнов так, чтобы трассы над ними не проходили, только между цельными плэйнами;" Если нет возможности обеспечить прохождение диф. пары в слое SIGNAL над цельными плэйнами в слое POWER (слой GROUND2 - цельный 100%), то считать как микрополосок относительно GROUND2?

[Uree]

Если нет возможности обеспечить прохождение диф. пары в слое SIGNAL над цельными плэйнами в слое POWER (слой GROUND2 - цельный 100%), то считать как микрополосок относительно GROUND2?

Считать нужно относительно тех слоев, между которыми проходят трассы. Если на POWER будет медь, то относительно него и считать. Будут разрывы в этой меди - будет испорчен сигнал. Насколько - тяжело сказать. Но будет наверняка. Придумывайте, как тянуть его над/между непрерывными плэйнами.
Есть еще вариант максимально раздвинуть внутренние слои SIGNAL и POWER, таким образом, чтобы влияние слоя POWER на импеданс трасс/пар на SIGNAL было минимальным.