LVDS выход в Xilinx Опции

[BSACPLD]

Можно ли в Xilinx задать LVDS выход без использования примитивов (только констрейнами)?

[Koluchiy]

Если не секрет, в чем смысл действа?

[BSACPLD]

Если не секрет, в чем смысл действа?

Есть несколько модулей написанных на чистом HDL без использования мегафункций.
Хочу чтобы их можно было компилировать и под Altera и под Xilinx не меняя HDL код.
Вариант с внешней "обёрткой" мне не очень нравится.
Просто когда я писал под Altera, я задавал тип выхода LVDS и Quartus сам добавлял комплементарный сигнал.
Хочу сделать также под Xilinx.

[VladimirB]

Есть несколько модулей написанных на чистом HDL без использования мегафункций.
Хочу чтобы их можно было компилировать и под Altera и под Xilinx не меняя HDL код.
Вариант с внешней "обёрткой" мне не очень нравится.
Просто когда я писал под Altera, я задавал тип выхода LVDS и Quartus сам добавлял комплементарный сигнал.
Хочу сделать также под Xilinx.

Дык и у ксилинка также сделайте.
В HDL всё делайте как для single ended, а в констреинтах назначьте этот сигнал на положительный пин дифф.пары и для него пропишите IOSTANDARD = LVDS_25.
Вроде я на форуме уже видел такой солюшен, хотя сам не пробывал - мне не влом дифф.буферы вставить.

[BSACPLD]

Дык и у ксилинка также сделайте.
В HDL всё делайте как для single ended, а в констреинтах назначьте этот сигнал на положительный пин дифф.пары и для него пропишите IOSTANDARD = LVDS_25.
Вроде я на форуме уже видел такой солюшен, хотя сам не пробывал - мне не влом дифф.буферы вставить.

ISE выдаёт ошибку:

Код

ERROR:Pack:2908 - The I/O component "lvds_out" has an illegal IOSTANDARD value.
   The IOB component is configured to use single-ended signaling and can not use
   differential IOSTANDARD value LVDS_25.

Так всё же, как правильно прописать констрейны (если такое вообще возможно)?

Прикрепленные файлы

 test_lvds.rar ( 115.35 килобайт ) Кол-во скачиваний: 22

 

[Boris_TS]

Так всё же, как правильно прописать констрейны (если такое вообще возможно)?

Похоже, что такое в ISE 13.x сделать невозможно...

Для того, чтобы отпали последние сомнения заглядываем в Virtex-6 Libraries Guide for HDL Designs Design Entry Method (%Xilinx%\ISE\doc\usenglish\isehelp\virtex6_hdl.pdf), ищем OBUFDS и внимательно читаем:
Instantiation Recommended
Inference No
CORE GeneratorT and wizards No
Macro support No

P.S. А еще можно было поискать на супостатских форумах Differential buffer insertion in XST, тогда бы вопрос решился гораздо быстрее.

[BSACPLD]

Похоже, что такое в ISE 13.x сделать невозможно...

Для того, чтобы отпали последние сомнения заглядываем в Virtex-6 Libraries Guide for HDL Designs Design Entry Method (%Xilinx%\ISE\doc\usenglish\isehelp\virtex6_hdl.pdf), ищем OBUFDS и внимательно читаем:
Instantiation Recommended
Inference No
CORE GeneratorT and wizards No
Macro support No

P.S. А еще можно было поискать на супостатских форумах Differential buffer insertion in XST, тогда бы вопрос решился гораздо быстрее.

Понятно. Спасибо за помощь.
P.S. Когда же Xilinx, наконец, догонит Quartus по части удобства работы?