Помогите с констрейнами Опции

[juvf]

[attachment=63490:______2.PNG]на рисунке 2 схема управления внешним ЦАП. На рисунке 1 времянка из даташит на АЦП. Как правильно задать констрейны не учитывая внешних задержек (в плате все цепи выравнены).

в *.sdc файле описал клоки.

Код

set_time_format -unit ns -decimal_places 3
create_clock -name {clk1} -period 10.000 -waveform { 0.000 5.000 } [get_ports {clk}]
create_generated_clock -name {pll|clk_out[0]} -source [get_pins {pll|clk_in[0]}] -duty_cycle 50.000 -master_clock {clk1} [get_pins {pll|clk_out[0]}]
create_generated_clock -name {pll|clk_out[1]} -source [get_pins {pll|clk_in[0]}] -duty_cycle 50.000 -phase 90.000 -master_clock {clk1} [get_pins {pll|clk_out[1]}]

не могу понять как описывать выходные пины Dout и clkDac? Очевидно нужно описать выходные задержки, но между чем и чем?
мне нужно чтобы передний фронт clkDac был посередине установки данных на Dout. По даташиту, при моих частотах допускается передний фронт clkDac двигать ±2 нс относительно Dout. Как это правильно прописать в констерейнах?
пробовал так

Код

set_output_delay -clock [get_clocks {pll|clk_out[0]}] -max 7 [get_ports {clkDac}]
set_output_delay -clock [get_clocks {pll|clk_out[0]}] -min 3 [get_ports {clkDac}]
set_output_delay -clock [get_clocks {pll|clk_out[0]}] -max 2 [get_ports {Dout[*]}]
set_output_delay -clock [get_clocks {pll|clk_out[0]}] -min -2 [get_ports {Dout[*]}]

такие констрейны не выполняются. Например по clkAdc такие картинки - рисунок 3. Не понятно по графику.... по идее клок pll|clk_in[0] испустился (Launch Clock), через 5 нс ±2 должен появится клок на выходе плис clkDac (Latch Clock). Но на графике всякие Clok Delay и Data Delay почемуто ДО того, как испустился клок (Launch Clock). Кто-нибудь может пояснить эти диаграммы, плииз.

Сообщение отредактировал juvf - Dec 13 2011, 05:43

Эскизы прикрепленных изображений

 

[des00]

тактовая на ЦАП неправильно задана.

[juvf]

тактовая на ЦАП неправильно задана.

А где неправильно? Я ваши статьи до дыр зачитал... ни чего не понятно. По вашим картинкам и по вашему тексту вроде всё понятно. У меня совершенно другие картинки в TQ. На моем рисунке начало анализа не понятно от куда. Вышел Lautch Clock из плл (самая верхняя кривая), после этого этот клок должен прийти на вход ОЗУ, очевидно что будет какая-то задержка.... 1...2 нс. Но у меня задержка клока -3.474 нс (Clock Delay). Почему МИНУС 3.47? Далее .... после того, как клок прошел задержку в МИНУС 3.47нс идет задержка 6,243 нс на доставку данных к порту плис (Data Delay).

констрейны create_generated_clock в TQ автоматом создал. Там что-то неправильно?
Что нужно констрейнить и относительно чего? На самом деле мне нужно чтоб на НОЖКЕ плис clkDAC сигнал не убегал относительно данных на НОЖКАХ плис Dout. Как Doun или clkDAC убежит относительно входного клока ПЛИС или выходных регистров PLL - неважно.

Из TQ попытался сделать
set_max_delay -from [get_ports {Dout[*]}] -to [get_ports {clkDac}] 7
так проект вообще не собирается в квартусе.


ps Вопрос по вашей статье.....часть4

Положим параметры ЦАП tsu/th = 5ns/5ns

Код

    set_output_delay -clock [get_clocks {oclk}] -max  5.0 [get_ports {data[*]}]
    set_output_delay -clock [get_clocks {oclk}] -min -5.0 [get_ports {data[*]}]

Это вы задали допуски для ...... для выхода data[*] модуля dac относительно выхода oclk модуля dac. А как же задержка прохождения от выхода data[*] модуля dac до конкретного пина плис? Или она не констрейница?





Почему в TQ время Clock Delay в Data Required отрицательное?

Сообщение отредактировал juvf - Dec 13 2011, 11:03