Помогите с констрейнами Опции

[juvf]

[attachment=63490:______2.PNG]на рисунке 2 схема управления внешним ЦАП. На рисунке 1 времянка из даташит на АЦП. Как правильно задать констрейны не учитывая внешних задержек (в плате все цепи выравнены).

в *.sdc файле описал клоки.

Код

set_time_format -unit ns -decimal_places 3
create_clock -name {clk1} -period 10.000 -waveform { 0.000 5.000 } [get_ports {clk}]
create_generated_clock -name {pll|clk_out[0]} -source [get_pins {pll|clk_in[0]}] -duty_cycle 50.000 -master_clock {clk1} [get_pins {pll|clk_out[0]}]
create_generated_clock -name {pll|clk_out[1]} -source [get_pins {pll|clk_in[0]}] -duty_cycle 50.000 -phase 90.000 -master_clock {clk1} [get_pins {pll|clk_out[1]}]

не могу понять как описывать выходные пины Dout и clkDac? Очевидно нужно описать выходные задержки, но между чем и чем?
мне нужно чтобы передний фронт clkDac был посередине установки данных на Dout. По даташиту, при моих частотах допускается передний фронт clkDac двигать ±2 нс относительно Dout. Как это правильно прописать в констерейнах?
пробовал так

Код

set_output_delay -clock [get_clocks {pll|clk_out[0]}] -max 7 [get_ports {clkDac}]
set_output_delay -clock [get_clocks {pll|clk_out[0]}] -min 3 [get_ports {clkDac}]
set_output_delay -clock [get_clocks {pll|clk_out[0]}] -max 2 [get_ports {Dout[*]}]
set_output_delay -clock [get_clocks {pll|clk_out[0]}] -min -2 [get_ports {Dout[*]}]

такие констрейны не выполняются. Например по clkAdc такие картинки - рисунок 3. Не понятно по графику.... по идее клок pll|clk_in[0] испустился (Launch Clock), через 5 нс ±2 должен появится клок на выходе плис clkDac (Latch Clock). Но на графике всякие Clok Delay и Data Delay почемуто ДО того, как испустился клок (Launch Clock). Кто-нибудь может пояснить эти диаграммы, плииз.

Сообщение отредактировал juvf - Dec 13 2011, 05:43

Эскизы прикрепленных изображений

 

[juvf]

с клоком ЦАП вроде прояснилось. Но все равно не получается данные отконстрейнить. в приложении тестовый проектbr (Q11.0 SP1)



с клоком на ЦАП разобрался.... картинки в TQ стали понятные. Толи во всем разобрался, толи формулу под результат подогнал...... Подскажите если сто не так по картинкам...

на первой картинке Launtch Clock - это клок на входе ОЗУ внутри плис. Latch Clock - это клок на выходе из плис который пойдёт на ЦАП. они в противофазе как и нужно. между ними 180°.
Data Arrival складывается из задержки Launtch Clock до входного триггера в озу 0,815 нс и задержки выборки данных из озу 7,564 нс.

Data Required: после переднего фронта Latch Clock на выходе Pll через 2,287 нс на пыходе ПЛИС появится клок - это время задержки распространения клока. Т.е. реально в через 2,287 нс на ЦАП придет клок. Но нужно ещё 2 нс на tsu. поэтому данные должны быть готовы не позднее чем за 2 нс до клока на ЦАП. А в реале данные появятся на 2,869 нс позже требуемого.
Наверно нужно задержать клок ЦАП примерно на 3 нс и должно все заработать. между Launtch Clock и Latch Clock 180°. 3 нс на 100 МГц - это примерно 108°. Делаю между Launtch Clock и Latch Clock 290°. Пересобираю проект и вуаля.... вторая картинка: данные на пинах плис появились на 0,186 нс раньше требуемого.

я правильно расшифровал графики и исправил ошибки? как то всё слишком просто получилось.

Эскизы прикрепленных изображений

 

Прикрепленные файлы

 TestConstr.7z ( 1.87 мегабайт ) Кол-во скачиваний: 32