Помогите с констрейнами Опции

[juvf]

[attachment=63490:______2.PNG]на рисунке 2 схема управления внешним ЦАП. На рисунке 1 времянка из даташит на АЦП. Как правильно задать констрейны не учитывая внешних задержек (в плате все цепи выравнены).

в *.sdc файле описал клоки.

Код

set_time_format -unit ns -decimal_places 3
create_clock -name {clk1} -period 10.000 -waveform { 0.000 5.000 } [get_ports {clk}]
create_generated_clock -name {pll|clk_out[0]} -source [get_pins {pll|clk_in[0]}] -duty_cycle 50.000 -master_clock {clk1} [get_pins {pll|clk_out[0]}]
create_generated_clock -name {pll|clk_out[1]} -source [get_pins {pll|clk_in[0]}] -duty_cycle 50.000 -phase 90.000 -master_clock {clk1} [get_pins {pll|clk_out[1]}]

не могу понять как описывать выходные пины Dout и clkDac? Очевидно нужно описать выходные задержки, но между чем и чем?
мне нужно чтобы передний фронт clkDac был посередине установки данных на Dout. По даташиту, при моих частотах допускается передний фронт clkDac двигать ±2 нс относительно Dout. Как это правильно прописать в констерейнах?
пробовал так

Код

set_output_delay -clock [get_clocks {pll|clk_out[0]}] -max 7 [get_ports {clkDac}]
set_output_delay -clock [get_clocks {pll|clk_out[0]}] -min 3 [get_ports {clkDac}]
set_output_delay -clock [get_clocks {pll|clk_out[0]}] -max 2 [get_ports {Dout[*]}]
set_output_delay -clock [get_clocks {pll|clk_out[0]}] -min -2 [get_ports {Dout[*]}]

такие констрейны не выполняются. Например по clkAdc такие картинки - рисунок 3. Не понятно по графику.... по идее клок pll|clk_in[0] испустился (Launch Clock), через 5 нс ±2 должен появится клок на выходе плис clkDac (Latch Clock). Но на графике всякие Clok Delay и Data Delay почемуто ДО того, как испустился клок (Launch Clock). Кто-нибудь может пояснить эти диаграммы, плииз.

Сообщение отредактировал juvf - Dec 13 2011, 05:43

Эскизы прикрепленных изображений

 

[juvf]

я же говорил что ничего сложного, но требуется понимание физики процесса

ага, спасибо за подсказки. В тестовом проекте не стал фазу вообще крутить. сделал 0°. и tsu/th сделал 4 нс. проект пустой все собралось прекрасно.

Стал в рабочем проекте реализовывать полученный опыт )) Если фазу не крутить, и tsu/th = 3 нс, то setup не проходит. т.е. получается Data Arrival порядка 9 нс. допустим фаза сдвинута на 359°. Т.е. клок на цапе будет задержан практически на 9.999 нс. и чуть чуть не проходит. не успевают данные к расчетному Data Required. Задержать бы клок ещё на пару нс и былобы всё прекрасно. Ставлю в PLL задержку на клок в 11 нс, при том что период равен 10. Тут уже TQ не понимает меня. Он считает что клок на цапе задержен не на 11, а на 1 нс. и соответственно все расчеты делает неверно. см рисунок. Как в таких случаях указать TQ, что Latch Clock задержен от Lautch Clok на время, больше периода, т.е. на 11 нс?

Эскизы прикрепленных изображений

 

[des00]

Он считает что клок на цапе задержен не на 11, а на 1 нс. и соответственно все расчеты делает неверно. см рисунок. Как в таких случаях указать TQ, что Latch Clock задержен от Lautch Clok на время, больше периода, т.е. на 11 нс?

1. триггеры в выходные порты ЦАПА поставьте. Уж какой то большой у вас DataArrival
2. Мультициклы. Подробнее посмотрите сайт журнала КиТ. Там в архивах за прошлый год открыли мои статьи. В них более полно расписано задание констрейнов В/В и в частности есть ваш конкретный случай %)

[juvf]

1. триггеры в выходные порты ЦАПА поставьте.

наверно это будет самое правильное. раньше стояли триггеры, но убрал, чему-то они сильно мешали. Возможно верну.

2. Мультициклы. Подробнее посмотрите сайт журнала КиТ.

Спасибо, нашел ваши статьи. Выучил ещё один урок )).

Если можно, ещё вопрос..... На самом деле для работы цап нужен clk и wr. По даташиту они практически совпадают. Я сейчас отконстреинил данные относительно клока на цап. wr на цап - это соседний порт на плис соединённый внутри плис. см рис. Нужно описывать констрейны для wr? Если нужно, то как? Первые мысли - это создать ещё один клок от выхода плл до порта вр, так же как клок для цап, и прописать задержки для данных относительно нового клока wr.

Эскизы прикрепленных изображений

 

[des00]

На самом деле для работы цап нужен clk и wr. По даташиту они практически совпадают. Я сейчас отконстреинил данные относительно клока на цап. wr на цап - это соседний порт на плис соединённый внутри плис. см рис. Нужно описывать констрейны для wr?

я бы сделал так, описал wr как generated_clock с того же порта PLL что и clkDac. И задал бы те же констрейны относительно него. Только не забудьте добавить ключ -add в задержки, что бы анализ не выкинул часть заданных задержек.