Большие проекты, как отлаживать? Опции

[edren_baton]

Читая форум не раз натыкался на упоминания проектов, которые компилятся более получаса. Особо этому значения не придавал, т.к. работал только с "2-х, 3-х минутными проектами" ( с мыслью, что мне до такого расти и расти ).

Сейчас столкнулся с проектом, который компилировался почти 40 минут. На моделировании, конечно, все работает, в железе - кривовато. И как быть с процессом отладки? не компилировать же по новой каждый раз?

[S_Hawk]

я по 4 часа жду полной компиляции и около часа синтез на стратикс4-230. А что делать?...

Кстати, у меня синтез в один поток идет. Подумал, может AHDL виноват? Или на Verilog и VHDL Quartus тоже в один поток синтезирует?

[DevL]

я по 4 часа жду полной компиляции и около часа синтез на стратикс4-230. А что делать?...

Кстати, у меня синтез в один поток идет. Подумал, может AHDL виноват? Или на Verilog и VHDL Quartus тоже в один поток синтезирует?

очень похоже на то что в один поток...

можно просто статистику посмотреть в Quartus

( один поток - один процессор? )